異構(gòu)計(jì)算

FPGA處理密集計(jì)算優(yōu)勢(shì)搶眼

面對(duì)機(jī)器學(xué)習(xí)和云服務(wù)對(duì)于算力需求持續(xù)增長(zhǎng)，異構(gòu)計(jì)算逐漸成為高性能計(jì)算的主流解決方案。FPGA也逐漸走到臺(tái)前，出現(xiàn)在各個(gè)數(shù)據(jù)中心。

密集型計(jì)算

矩陣運(yùn)算、機(jī)器視覺(jué)、圖像處理、搜索引擎排序、非對(duì)稱加密等類型的特定運(yùn)算任務(wù)，天然適合FPGA進(jìn)行處理，通常在數(shù)據(jù)中心該類運(yùn)算任務(wù)會(huì)由CPU卸載至FPGA執(zhí)行。

如Stratix系列FPGA進(jìn)行整數(shù)乘法運(yùn)算，其性能與20核CPU相當(dāng)，進(jìn)行浮點(diǎn)乘法運(yùn)算，其性能與8核CPU相當(dāng)。

密集型通信

FPGA天然有吞吐量方面的優(yōu)勢(shì)，可接入40Gbps、100Gbps網(wǎng)線，并以線速處理各類數(shù)據(jù)包，同時(shí)FPGA無(wú)需指令，穩(wěn)定工作的同時(shí)可保證極低延時(shí)。

FPGA協(xié)同CPU異構(gòu)模式可極大提高在復(fù)雜端環(huán)境下設(shè)備的性能。

入門FPGA

從卷積運(yùn)算、DPU到高速數(shù)據(jù)采集

FPGA與數(shù)字IC有什么區(qū)別？

有人分不清FPGA和數(shù)字芯片開(kāi)發(fā)有什么區(qū)別，都是寫verilog。但實(shí)際上還是有很多不同的。

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入門卷積神經(jīng)網(wǎng)絡(luò)-FPGA基礎(chǔ)知識(shí)框架

使用FPGA進(jìn)行機(jī)器學(xué)習(xí)常用的卷積算法需要掌握哪些FPGA相關(guān)知識(shí)，視頻中腦圖可以在社群中領(lǐng)取。

硬聲UP主：cxlisme

卷積神經(jīng)網(wǎng)絡(luò)Verilog代碼仿真

針對(duì)verilog代碼講解圖片數(shù)據(jù)在卷積神經(jīng)網(wǎng)絡(luò)中的變化過(guò)程。相關(guān)資料已開(kāi)源，可以在社群中領(lǐng)取。

硬聲UP主：cxlisme

使用FPGA編譯屬于自己的DPU硬件

Vitis深入教程，使用FPGA進(jìn)行DPU應(yīng)用開(kāi)發(fā)系列。

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基于FPGA的高速數(shù)據(jù)采集卡

介紹一款LVDS接口高速數(shù)據(jù)采集卡的開(kāi)發(fā)過(guò)程及關(guān)鍵技術(shù)。

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