MIPI CSI-2 RX Subsystem IP實(shí)現(xiàn)MIPI CSI-2 v2.0協(xié)議以及底層的MIPI D-PHY v2.0協(xié)議, 這個(gè)IP是用來(lái)抓取來(lái)自MIPI CSI-2攝像頭的視頻流, 把該視頻流輸出到AXI4-stream的接口, 進(jìn)行下一步處理.
下面是MIPI CSI-2 RX Subsystem IP典型的應(yīng)用示例：

該IP是由MIPI D-PHY和MIPI CSI-2 controller, 以及VFB(Video format bridge)組成, 其中VFB可選. 下面是該IP的簡(jiǎn)略系統(tǒng)框圖:

該IP支持7-series, UltraScale+, Zynq-7000, MPSoC, RFSoC, Versal. 對(duì)于UltraScale+, MPSoC, RFSoC, 在HP IO bank, 有可以支持MIPI_DPHY_DCI的I/O, 該I/O standard可以在同一個(gè)I/O上在low-power mode(0-1.2V single ended)和high speed mode(0.1-0.3v)之前切換。

對(duì)于Versal, 在其XPIO bank, 也有支持MIPI_DPHY_DCI I/O standard的I/O, 因此符合MIPI協(xié)議的sensor可以直接與FPGA的這些IO連接。

需要注意的是, 因?yàn)? MIPI_DPHY_DCI 無(wú)論對(duì)于input還是output, Vcco的要求都是1.2v, 見(jiàn)FPGA的手冊(cè), 如果sensor需要的電壓是1.8v, 那么這時(shí)候, 對(duì)于那些控制信號(hào), 因?yàn)橛须妷翰町? 所以需要level shift。

下面是一個(gè)例子, sensor需要的VDDIO是1.8v(見(jiàn)sensor的手冊(cè)), FPGA與sensor連接的簡(jiǎn)略框圖, 左邊是FPGA I/O bank, 右邊是Sensor.x

對(duì)于7 series和zynq-7000的支持, 因?yàn)镕PGA沒(méi)有支持MIPI協(xié)議的I/O, 因此, 需要用到XAPP894實(shí)現(xiàn)PHY, 當(dāng)然, 如果用戶直接用MIPI CSI-2 RX Subsystem該IP, 因?yàn)樵揑P支持 7 series, 不需要考慮PHY實(shí)現(xiàn)。
如果目標(biāo)器件是Spartan, 該IP不支持. 那么用戶需要用到XAPP894實(shí)現(xiàn)PHY, XAPP894提供的兩種方式實(shí)現(xiàn)DPHY IO, Compatible Solution和Compliant Solution.

Compatible Solution:

Compliant Solution:

Compatible solution適用于不超過(guò)800Mbps的應(yīng)用, 不管是哪種實(shí)現(xiàn)方式, 需要做board level SI simulation。

對(duì)于7series以及其他MIPI CSI-2 RX Subsystem支持的這些器件. 需要注意I/O pin以及bank的要求。

審核編輯：湯梓紅