chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

淺析PLC的上升沿與下降沿

autozhineng ? 來源:PLC與自控設(shè)備 ? 2023-07-26 09:24 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

有網(wǎng)友留言說:上升沿就是在信號從斷開到接通的那一瞬間接通,下降沿就是在信號從接通到斷開的那一瞬間接通。但是現(xiàn)在的問題它的實(shí)際用處是用在哪一些情況。我身邊也有PLC可以做個什么實(shí)驗來體驗一下呢?

雖然說LD X0 PLS M0與LDP X0 out Y0

執(zhí)行的結(jié)果是一樣的但是人家三菱公司設(shè)計這樣一條指肯定是有人家的道理的。各位能不能說一下它實(shí)際的用一種場合或條件下要用到這個指令。

上升沿就是在信號從斷開到接通的那一瞬間接通,下降沿就是在信號從接通到斷開的那一瞬間接通,他意思是瞬間接通,無論你的執(zhí)行條件是否滿足,在瞬間執(zhí)行后輸出就會恢復(fù)原狀態(tài),它一般配合保持指令一起用,用保持指令做輸出,或做脈沖用;用OUT指令時,它的狀態(tài)是看執(zhí)行條件,執(zhí)行條件滿足OUT就會執(zhí)行輸出,執(zhí)行條件不滿足OUT就會不執(zhí)行輸出。

我現(xiàn)以非常理解這二條指令了,再表達(dá)一下。讓以后初學(xué)者更好更快的理解吧?就是比如你按下一個開關(guān)10秒中,正常的話是10秒都接通。

而上升沿就是在接通的瞬間的接通一下,后面的9秒多都不接通。則下降沿就是在斷開的瞬間的接通一下。前面的9秒多鐘都不接通,就在斷開的那一瞬間接通一下。這樣表達(dá)應(yīng)該更容易理解。






審核編輯:劉清

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • plc
    plc
    +關(guān)注

    關(guān)注

    5039

    文章

    14256

    瀏覽量

    481002
  • LDP
    LDP
    +關(guān)注

    關(guān)注

    0

    文章

    7

    瀏覽量

    7709
  • PLS
    PLS
    +關(guān)注

    關(guān)注

    0

    文章

    11

    瀏覽量

    9291

原文標(biāo)題:PLC的上升沿與下降沿的通俗理解

文章出處:【微信號:PLC與自控設(shè)備,微信公眾號:PLC與自控設(shè)備】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    外部中斷觸發(fā)類型為雙邊沿觸發(fā),進(jìn)入中斷回調(diào)后有什么辦法判斷該邊沿是上升沿還是下降沿?

    外部中斷觸發(fā)類型為雙邊沿觸發(fā),進(jìn)入中斷回調(diào)后有什么辦法判斷該邊沿是上升沿還是下降沿
    發(fā)表于 03-11 06:05

    DAC34H84的時鐘DDR的下降沿采不到數(shù),怎么辦?

    DAC34H84的TI官方開發(fā)板。 用FPGA在時鐘的上升下降沿的時候放上數(shù)(用示波器看眼圖和時鐘的關(guān)系絕對滿足setup和hold time時間關(guān)系),但是始終只有上升
    發(fā)表于 02-13 07:45

    ads1248輸入數(shù)據(jù)是上升沿有效,輸出數(shù)據(jù)確是下降沿有效,為什么?

    ads1248輸入數(shù)據(jù)是上升沿有效,輸出數(shù)據(jù)確是下降沿有效。我對SPI進(jìn)行配置是,應(yīng)該怎樣啊。求大神,好人一生平安。
    發(fā)表于 01-23 06:39

    STM32仿PLC上升沿下降沿

    引用#include \"IEC.h\" 調(diào)用上升沿下降沿函數(shù)TRIG(); 傳入變量 R_TRIG[0].IN = X0; F_TRIG[0].IN = X0;
    發(fā)表于 01-20 16:11

    ADS7864用BUSY接DSP的外部中斷來讀取采樣數(shù)據(jù),應(yīng)該是采樣上升沿觸發(fā)外部中斷還是下降沿?

    信號的上升沿時,數(shù)據(jù)存入寄存器中了。這兩者是不是有矛盾呢?我用BUSY接DSP的外部中斷來讀取采樣數(shù)據(jù),應(yīng)該是采樣上升沿觸發(fā)外部中斷還是下降
    發(fā)表于 01-16 07:19

    ADS7864用BUSY接DSP的外部中斷來讀取采樣數(shù)據(jù),應(yīng)該是采樣上升沿觸發(fā)外部中斷還是下降沿?

    ,轉(zhuǎn)換進(jìn)行期間一直是低電平,數(shù)據(jù)鎖存到寄存器后再升高。這表示BUSY信號的上升沿時,數(shù)據(jù)存入寄存器中了。這兩者是不是有矛盾呢?我用BUSY接DSP的外部中斷來讀取采樣數(shù)據(jù),應(yīng)該是采樣上升沿
    發(fā)表于 01-15 06:50

    ADC108s022 DIN是在SCLK上升沿向ADC寫參數(shù),而DOUT在SCLK的下降沿從ADC中讀取轉(zhuǎn)換后的數(shù)據(jù)?

    是用的是SPI接口的ADC芯片,時序如下 是不是說,DIN是在SCLK上升沿向ADC寫參數(shù),而DOUT在SCLK的下降沿從ADC中讀取轉(zhuǎn)換后的數(shù)據(jù)??
    發(fā)表于 01-09 07:14

    ADS7950編寫驅(qū)動的時候,是上升沿寫數(shù)據(jù),還是下降沿寫數(shù)據(jù)呢?

    這個是時序圖,我想知道我編寫驅(qū)動的時候,是上升沿寫數(shù)據(jù),還是下降沿寫數(shù)據(jù)呢??cs拉低后的第一個上升
    發(fā)表于 01-01 07:53

    ADS1293不管是配置上升沿中斷還是下降沿中斷,DRDY腳始終沒有電平跳變,為什么?

    我是一個單片機(jī)的初學(xué)者,在使用ADS1293的時候,用的是SPI時序,CPOL=0.CPOH=0;經(jīng)過測試發(fā)現(xiàn)可以讀取和寫入數(shù)據(jù),但是我配置了DRDY腳為輸入模式,然后不管是配置上升沿中斷還是下降
    發(fā)表于 12-24 06:49

    ADS1253輸出的24位數(shù)據(jù)是在SCLK的下降沿還是上升沿發(fā)生跳變的?

    最近在使用ADS1253,有幾個疑問,請工程師指教下,謝謝。 1. 如果基準(zhǔn)是2.5V,最大量程是5V還是2.5V? 量程最大值7FFFFF對應(yīng)的是2.5V還是5V? 2. ADS1253輸出的24位數(shù)據(jù)是在SCLK的下降沿還是上升
    發(fā)表于 12-23 07:17

    ADC08D1020直接利用DCLK的上升沿、下降沿讀數(shù),可以嗎?

    如圖,ADC08D1020工作在DDR Clocking in Non-Demultiplexed and Normal Mode的模式。DCLK的相位是0°。 DI、DQ在DCLK的邊沿發(fā)生變化,我直接利用DCLK的上升沿、下降
    發(fā)表于 12-18 07:02

    LM98555 CCD驅(qū)動芯片輸出的上升下降沿時間怎么計算?

    從數(shù)據(jù)手冊中查不到LM98555 CCD驅(qū)動芯片輸出的上升下降沿,想知道怎么計算他的上升下降沿
    發(fā)表于 11-29 07:13

    請問AMC3306M25輸出變化是在時鐘的上升沿還是下降沿?

    輸出變化是在時鐘的上升沿還是下降沿
    發(fā)表于 11-26 08:36

    DAC81416 FSDO=0時,SDO的bit位在時鐘下降沿有效,為什么定義中寫的是上升沿呢?

    , SDO updates during SCLK falling edges. 其讀時序如下: 從時序圖上看,F(xiàn)SDO = 0時,SDO的bit位在時鐘下降沿有效,那么為什么定義中寫的是上升
    發(fā)表于 11-19 06:08

    用CDC3S04遇到CLK輸出問題,CLK輸出的下降沿下降太慢,有什么辦法能使CLK輸出下降沿變快嗎?

    我客戶在是用CDC3S04遇到CLK輸出問題,CLK輸出的下降沿下降太慢,有什么辦法能使CLK輸出下降沿變快嗎? CLK輸入波形: C
    發(fā)表于 11-11 07:37