幾年前FPGA時(shí)鐘只需要連接一個(gè)單端輸入的晶振，非常容易。現(xiàn)在不同了，差分時(shí)鐘輸入，差分信號(hào)又分為L(zhǎng)VDS和LVPECL，時(shí)鐘芯片輸出后還要經(jīng)過(guò)直流或交流耦合才能接入FPGA，有點(diǎn)暈了，今天仔細(xì)研究一下。

FPGA輸入時(shí)鐘要求

FPGA手冊(cè)中對(duì)時(shí)鐘輸入的描述：

差分I/O電平標(biāo)準(zhǔn)：

真差分信號(hào)電壓不能超過(guò)VICM(max) + VID(max)/2 。

直流耦合與交流耦合

時(shí)鐘的發(fā)送端和接收端都有各自的電平接口類型，它們有可能不相同也可能是相同的。 這個(gè)時(shí)候通常就會(huì)有兩種連接方式，即AC耦合以及DC耦合。 其實(shí)說(shuō)簡(jiǎn)單也很簡(jiǎn)單， AC耦合就是中間用電容把發(fā)送接收端的共模電平隔開，而DC耦合就是不加電容 。交流耦合(AC Coupling)就是通過(guò)隔直電容耦合，去掉了直流分量。直流耦合(DC Coupling)就是直通，交流直流一起過(guò)，并不是去掉了交流分量。

LVDS與LVPECL

時(shí)鐘芯片輸出時(shí)鐘信號(hào)通常有LVDS和LVPECL。

當(dāng)時(shí)時(shí)鐘芯片輸出LVDS信號(hào)時(shí)

DC耦合

兩種AC耦合方式。

當(dāng)時(shí)鐘信號(hào)輸出LVPECL信號(hào)時(shí)