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如何使用Verilog語(yǔ)言進(jìn)行仿真驗(yàn)證

冬至子 ? 來(lái)源:電子技術(shù)實(shí)驗(yàn)XJTU ? 作者:孫敏 ? 2023-10-02 16:29 ? 次閱讀
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0****1

仿真驗(yàn)證平臺(tái)結(jié)構(gòu)

仿真驗(yàn)證主要作用是搭建一個(gè)測(cè)試平臺(tái),測(cè)試和驗(yàn)證程序設(shè)計(jì)的正確性,驗(yàn)證設(shè)計(jì)是否實(shí)現(xiàn)了我們所預(yù)期的功能。其結(jié)構(gòu)如下圖所示。

圖片

圖中可以看到,這個(gè)測(cè)試平臺(tái)本身對(duì)外沒(méi)有輸入輸出端口的,我們需要通過(guò)實(shí)例化的方式將待測(cè)試模塊放置于仿真中,然后設(shè)計(jì)相應(yīng)的激勵(lì)信號(hào)加載在待測(cè)試模塊的輸入端,運(yùn)行仿真后觀測(cè)輸出信號(hào)是否正確。

下圖是2選1多路選擇器的仿真測(cè)試代碼,我們依次解讀各部分內(nèi)容。

圖片

`timescale 1ns/1ps

`timescale是預(yù)編譯指令,用于定義時(shí)間單位和時(shí)間精度。此處,時(shí)間單位為1ns,時(shí)間精度為1ps。

因此,語(yǔ)句 always #10 a=~a 中“#10”表示延時(shí)10ns。

reg a,b,sel;

wire out;

信號(hào)聲明部分包含兩部分。

待測(cè)試模塊的輸入信號(hào),在仿真文件中是需要設(shè)計(jì)的激勵(lì)信號(hào),一般在always和initial語(yǔ)句中描述,因此,聲明為reg型。

待測(cè)試模塊的輸出信號(hào)是待觀察的信號(hào),聲明為wire型。

initial begin

a=0;b=0;sel=0;

end

always #10 a=~a;

always #20 b=~b;

always #40 sel=~sel;

以上是激勵(lì)信號(hào)的描述。

mux2_1 uut(

.a(a),

.b(b),

.sel(sel),

.out(out)

);

以上是待測(cè)試模塊的實(shí)例化。uut是實(shí)例名,由用戶自定義,不能缺少。

0****2

仿真驗(yàn)證一般步驟

? 新建仿真文件(.v),與源程序文件名不能相同。

? 模塊聲明:對(duì)外沒(méi)有輸入、輸出端口。

? 信號(hào)聲明:待測(cè)模塊的輸入信號(hào)聲明為reg型,輸出信號(hào)聲明為wire型。

? 設(shè)計(jì)激勵(lì)信號(hào):對(duì)待驗(yàn)證模塊的輸入端口信號(hào)進(jìn)行模擬,覆蓋所有情況。

? 實(shí)例化待測(cè)模塊:對(duì)待測(cè)模塊進(jìn)行實(shí)例化。

? 運(yùn)行仿真:Run Behavioral Simulation(行為仿真)

? 觀察仿真結(jié)果:判斷被測(cè)試模塊的輸出響應(yīng)是否符合預(yù)期要求

03

如何觀察內(nèi)部信號(hào)

①scope窗口選則待測(cè)試模塊(uut是待測(cè)模塊實(shí)例名)。

②將想要觀察的信號(hào)拖到仿真波形窗口。

③重新加載仿真(relaunch simulation)。

圖片

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