AXI的控制和數(shù)據(jù)通道分離，可以帶來(lái)很多好處。地址和控制信息相對(duì)數(shù)據(jù)的相位獨(dú)立，可以先發(fā)地址，然后再是數(shù)據(jù)，這樣自然而然的支持顯著操作，也就是outstanding 操作。

Master訪(fǎng)問(wèn)slave的時(shí)候，可以不等需要的操作完成，就發(fā)出下一個(gè)操作。這樣，可以讓slave在控制流的處理上流水起來(lái)，達(dá)到提速的作 用。

同時(shí)對(duì)于master，也許需要對(duì)不同的地址和slave就行訪(fǎng)問(wèn)，所以可以對(duì)不同的slave 連續(xù)操作。而這樣的操作，由于slave返回?cái)?shù)據(jù)的先后可能不按照master 發(fā)出控制的先后進(jìn)行，導(dǎo)致出現(xiàn)了亂序操作（out of order ）。

亂序傳輸需要依賴(lài)ARID來(lái)完成，亂序傳輸是針對(duì)transaction而言的，可以認(rèn)為ARID是transaction的ID。

若支持亂序傳輸，當(dāng)存在多個(gè)transaction時(shí)，從機(jī)可以不按照transaction的發(fā)起順序進(jìn)行返回?cái)?shù)據(jù)，主機(jī)通過(guò)從機(jī)返回的BID（寫(xiě)）或RID（讀）來(lái)判斷返回的數(shù)據(jù)屬于哪個(gè)transaction。

另外，擁有相同AWID與ARID的transaction，其返回?cái)?shù)據(jù)需要按照transaction發(fā)起的順序進(jìn)行返回?cái)?shù)據(jù)。亂序傳輸?shù)臄?shù)據(jù)傳輸過(guò)程如下圖所示：

interleaving 交織

寫(xiě)交織使用WID來(lái)實(shí)現(xiàn)，interleaving用來(lái)實(shí)現(xiàn)不同transaction中的beat的交替?zhèn)鬏?，但同一transaction的beat是需要按照順序進(jìn)行傳輸?shù)摹?/p>

AXI4中已經(jīng)取消了WID信號(hào)的使用，不再支持寫(xiě)交織。interleaving的輸出傳輸過(guò)程如下：

其中數(shù)據(jù)0與數(shù)據(jù)1屬于同一transaction的不同beat，地址A與地址B表示兩個(gè)transaction。

關(guān)于AXI4不支持寫(xiě)交織是一個(gè)非常自然地過(guò)程。為了提高效率，AXI總線(xiàn)的寫(xiě)數(shù)據(jù)通道并不依賴(lài)寫(xiě)地址通道，這就是說(shuō)，寫(xiě)數(shù)據(jù)可以先于寫(xiě)地址發(fā)送，但是總線(xiàn)不知道寫(xiě)地址，沒(méi)辦法將數(shù)據(jù)發(fā)送出去，只能暫存在buffer中，等待寫(xiě)地址。比較理想的方案是總線(xiàn)為每個(gè)master預(yù)留一個(gè)寫(xiě)地址通道buffer和寫(xiě)數(shù)據(jù)通道buffer。

在這種方案下，若支持寫(xiě)交織，地址通道buffer和數(shù)據(jù)通道buffer的數(shù)據(jù)可能永遠(yuǎn)都對(duì)不上（AWID與WID），這會(huì)造成該master的所有數(shù)據(jù)都被堵塞。當(dāng)然可以采用其他方案來(lái)解決這個(gè)問(wèn)題，比如說(shuō)為每個(gè)master分配多個(gè)buffer，但實(shí)現(xiàn)起來(lái)會(huì)比較復(fù)雜。

合理地設(shè)計(jì)可以減少寫(xiě)交織被取消帶來(lái)的影響，master應(yīng)該在某個(gè)transaction的數(shù)據(jù)準(zhǔn)備好之后再向總線(xiàn)發(fā)起寫(xiě)請(qǐng)求，否則mater可能長(zhǎng)時(shí)間占用總線(xiàn)，大大降低總線(xiàn)的效率。因此，設(shè)計(jì)人員本就應(yīng)該避免寫(xiě)交織十分高效時(shí)的場(chǎng)景，設(shè)計(jì)合理的情況下，寫(xiě)交織的取消并不會(huì)給系統(tǒng)帶來(lái)明顯的效率影響。