本文翻譯轉載于：Cadence blog 作者：Vinod Khera

微控制器（MCU）已經成為嵌入式設計的支柱，為各類應用設計提供動力。它們的重要性怎么強調都不為過。預計到 2030 年，MCU 市場將達到驚人的 600 億美元，使其成為一個高利潤的行業(yè)。

數(shù)據(jù)來源：Precedence Research

在當今快節(jié)奏的技術世界中，有大量應用程序和多類 MCU 可供選擇，每個 MCU 都有自己獨特的外設和內存要求。外設和存儲器的變化使得芯片設計人員對每個 MCU 的綜合及布局布線（PNR）方案進行微調變得頗具挑戰(zhàn)。但無需擔心，Cadence 將為您提供合適的解決方案。據(jù)德州儀器（Texas Instruments, TI）透露，Cadence Cerebrus 技術幫助他們將 PPA 和關鍵設計面積提升了 4.4%，并將違規(guī)路徑減少了 26 倍，以及將需要人工完成的時序工程變更順序（ECO）周期縮短了一周。此外，Cerebrus 顯著增強了片上 SoC 平面系統(tǒng)，即使物理邊界受限，也能在緊迫的時間內突破架構限制。盡管頻率受限，但其依舊在標準單元面積內實現(xiàn)了 7.37% 的性能提升。

SoC 時序收斂挑戰(zhàn)

不斷增加的密度及不斷縮小的芯片尺寸給設計帶來了諸多挑戰(zhàn)。在深入了解解決方案和結果細節(jié)之前，讓我們先快速熟悉一下芯片設計人員面臨的 SoC 時序收斂挑戰(zhàn)。

1SoC 芯片尺寸受到 I/O 或宏的限制

2歷史過往需求導致 SoC 過于制式化（I/O 或宏布局）

3續(xù)代產品無法探索固定組件的理想布局

4專利核心和重用 IPs 禁止架構反饋的實現(xiàn)

5探索坐標最終決定前確認芯片尺寸

6與 I/O 環(huán)、電源增益、布局規(guī)劃和約束開發(fā)相關的并行項目，以及試驗期間 RTL 的增量變化

在有限的時間內，同時存在上述問題讓時序收斂、綜合和 PNR 的完成變得非常困難。這就是 Cadence Cerebrus 脫穎而出的地方，作為基于 AI 的自主學習工具，能為最終用戶提供基于預期成本的最佳結果。

解決方案

TI 提到，Cadence Cerebrus 在平面 SoC 顯示出卓越的功耗、性能和面積（PPA）改進。平面 SoC 受限制物理邊界的宏參數(shù)影響，需要在緊湊的時間內突破架構局限性。Cadence Cerebrus 的部署為 TI 提供了獨特的解決方案，能解決常規(guī)流程無法實現(xiàn)的 PPAS 改進問題。以下是 TI 利用 Cadence Cerebrus 實現(xiàn)其面積和性能改進的一些案例。

案例 1

01TI 設計了一款采用以下配置的設備，并考慮了與宏和 I/O 相關的布局問題：

●宏主導的 SoC，總數(shù)超過 70 個

●600 萬個實例

●30+分析視圖

●平面時序收斂

在試驗 RTL 的“冷啟動”過程中，宏列表完成率為 95% RTL，并在約束條件內完成可接受的時序收斂。共耗時 22 天，面積目標優(yōu)化 4.2%。該模型文件被用作下一個 RTL 版本的“熱啟動”輸入，面積目標提高了 4.5%，但完成共耗時 18 天。TI 使用 Cerebrus 的“重放”功能，采用最優(yōu)的“熱啟動”場景，僅花費 10 小時的運行時間即獲得與“熱啟動”一致的提升！

此外，TI 利用 Cadence Cerebrus 實現(xiàn)了利用率的直接提高，密度降低 3.5%，熱點減少 3.5%，從而降低了 DRC。此外，具體提升還包括如下方面：

●后期布線階段，TNS 減少 3 倍

●設置違規(guī)降低 26 倍，關鍵 IP 上的 WNS 降低超過 100ps

●保持違規(guī)數(shù)量略有增加，但用 TSO 很容易修復

●WNS 改善將 ECO 周期縮短近 1 周

●Cerebrus 執(zhí)行是對邏輯重構相關的關鍵時序路徑進行改進

案例 2：頻率推移

02對 TI 來說，時序和性能是關鍵指標，因此他們考慮過擁有超過 160 個宏的宏主導 SoC。TI 在設計這款時序關鍵型 SoC 時部署了 Cadence Cerebrus 以提高性能：

●平面時序收斂

●60+的分析視圖

●500 萬個實例

Cadence Cerebrus“冷啟動”的初始部署面積目標提升了 8%。TI 設計人員觀察到，“基礎”和 Cadence Cerebrus 時序都能輕松滿足，從而將系統(tǒng)時鐘頻率提高了 5 MHz。“熱啟動”設計中，在 5Mhz 頻率推移實驗中實現(xiàn)了積極的 TNS 偏移，該設計是測試用例 1 大小的兩倍。盡管頻率提高，TI 設計人員仍能維持 7.37% 的標準單元面積提升。

此外，測試人員還注意到了利用率的直接改善和熱點的減少，從而能實現(xiàn)更快的 DRC 收斂。

讓 TI 決定采用 Cadence Cerebrus 的關鍵

●采用用戶定制的流程，并在此基礎上生成場景

●根據(jù)場景的成本（PPA 參數(shù)函數(shù)）來判斷這些場景

●Cadence Cerebrus 能并行運行多個場景，由 AI 引擎來決定是停止、繼續(xù)，還是進入更多場景

●這種方法有助于優(yōu)化流程，并可以降低運行場景的成本

●它使我們能夠根據(jù)場景成本計算的設計關鍵來選擇 PPA 指標

●UI 可以清晰呈現(xiàn) HTML 中的 PPA 參數(shù)和成本改進比例

●良好的靈活性，工程師可以選擇哪怕被丟棄的場景

結論

Cerebrus 在平面 SoC 設計中展示了卓越的 PPAS 改進。平面 SoC 受限制物理邊界的宏參數(shù)影響，需要在緊湊的時間內突破架構局限性。

測試案例 1

●PPAS 關鍵設計面積增加 4.4%。

●路徑違規(guī)減少 26 倍，直接縮短時序 ECO 循環(huán)一周的工作量。

測試案例 2

●在大于測試案例 1 兩倍大小的設計中，使用“熱啟動”進行 5Mhz 頻率推移實驗，TNS 移位為正。

●盡管存在頻率推移，依然能夠維持 7.37% 的標準單元面積獲益。

●直接改善熱點利用率低的問題，實現(xiàn)快速的 DRC 收斂；“重放”功能則可以節(jié)省運行時間。

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審核編輯：湯梓紅