內(nèi)容提要

將 RTL 收斂速度加快 5 倍，結(jié)果質(zhì)量改善 25%

RTL 設(shè)計(jì)師可快速準(zhǔn)確地了解物理實(shí)現(xiàn)指標(biāo)，根據(jù)提供的指引有效提升 RTL 性能

與 Cadence Cerebrus 和 Cadence JedAI Platform 集成，實(shí)現(xiàn) AI 驅(qū)動(dòng)的 RTL 優(yōu)化

中國(guó)上海，2023 年 7 月 17 日 —— 楷登電子（美國(guó) Cadence 公司，NASDAQ：CDNS）近日宣布推出 CadenceJoules RTL Design Studio，這款新的解決方案可為用戶提供實(shí)用的洞察，有助于加快寄存器傳輸級(jí)（RTL）設(shè)計(jì)和實(shí)現(xiàn)流程。前端設(shè)計(jì)人員可以在一個(gè)統(tǒng)一的界面使用數(shù)字設(shè)計(jì)分析和調(diào)試功能，在進(jìn)入實(shí)現(xiàn)階段之前全面優(yōu)化 RTL 設(shè)計(jì)。借助這一解決方案，用戶可以通過 Cadence 領(lǐng)先的 AI 產(chǎn)品系列，利用生成式 AI 進(jìn)行 RTL 設(shè)計(jì)探索和大數(shù)據(jù)分析。Joules RTL Design Studio 有助于用戶快速準(zhǔn)確地得出物理估計(jì)值，最多可將 RTL 生產(chǎn)力提升 5 倍，并實(shí)現(xiàn)高達(dá) 25% 的結(jié)果質(zhì)量（QoR）改善。

Joules RTL Design Studio 擴(kuò)充了 Cadence 現(xiàn)有的 Joules RTL Power Solution 解決方案，通過增加對(duì)功率、性能、面積和擁塞（PPAC）的可見性，覆蓋了物理設(shè)計(jì)的方方面面。此外，這款新工具還附帶一系列有助于提升生產(chǎn)力的功能和優(yōu)勢(shì)，包括：

1	獨(dú)樹一幟的智能 RTL 調(diào)試輔助系統(tǒng)：提供早期 PPAC 指標(biāo)，在整個(gè)設(shè)計(jì)周期（邏輯、物理、生產(chǎn)實(shí)現(xiàn)）內(nèi)提供實(shí)用的調(diào)試信息，幫助工程師進(jìn)行假設(shè)分析，探索潛在的解決方案，盡量減少迭代，提升設(shè)計(jì)性能。
2	依托成熟引擎：Joules RTL Design Studio 與 Innovus Implementation System、Genus Synthesis Solution 和 Joules RTL Power Solution 共用相同的強(qiáng)大引擎，用戶可通過同一個(gè) GUI 訪問所有分析和設(shè)計(jì)探索功能，優(yōu)化結(jié)果質(zhì)量。
3	集成強(qiáng)大的 AI 技術(shù)：Joules RTL Design Studio 與生成式 AI 解決方案 Cadence Cerebrus Intelligent Chip Explorer 集成，用于探索不同的設(shè)計(jì)空間場(chǎng)景，如布線圖優(yōu)化、權(quán)衡頻率和電壓。此外，Cadence Joint Enterprise Data and AI（JedAI） Platform 可針對(duì)不同的 RTL 版本或前幾代項(xiàng)目進(jìn)行趨勢(shì)和洞察分析。
4	集成 lint 檢查器：工程師可以循序漸進(jìn)地運(yùn)行 lint 檢查器，提前排除數(shù)據(jù)和設(shè)置問題，減少錯(cuò)誤并縮短設(shè)計(jì)完成時(shí)間。
5	統(tǒng)一界面：給 RTL 設(shè)計(jì)人員帶來了友好高效的使用體驗(yàn)，反饋物理實(shí)現(xiàn)情況，定位并分類違例問題，分析瓶頸所在，以及 RTL、原理圖和 layout 交互查詢。

“現(xiàn)在，RTL 設(shè)計(jì)人員可以快速獲取 PPAC 調(diào)試所需的所有物理信息。以往，他們只能等到實(shí)現(xiàn)階段才能獲得這些信息，而這個(gè)過程短則幾天，長(zhǎng)則數(shù)周，”Cadence 高級(jí)副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示，“Joules RTL Design Studio 讓設(shè)計(jì)人員可以盡早發(fā)現(xiàn)并及時(shí)解決各種挑戰(zhàn)，最終加快產(chǎn)品上市。我們的此番努力再次兌現(xiàn)了我們的初始目標(biāo)：將 RTL 收斂速度提升 5 倍，并實(shí)現(xiàn) 25% 的結(jié)果質(zhì)量改善?！?/p>

Joules RTL Design Studio 是更廣泛的 Cadence 數(shù)字全流程的一部分，助力客戶加快設(shè)計(jì)收斂。新推出的工具和更廣泛的流程支持公司的智能系統(tǒng)設(shè)計(jì)（Intelligent System Design）戰(zhàn)略，旨在實(shí)現(xiàn)系統(tǒng)級(jí)芯片（SoC）卓越設(shè)計(jì)。

如需詳細(xì)了解

Joules RTL Design Studio 請(qǐng)?jiān)L問

www.cadence.com/go/joulesrtldspr

（您可復(fù)制至瀏覽器或點(diǎn)擊閱讀原文打開）

客戶反饋

“我們的工程師實(shí)現(xiàn)了高效的分析，將生產(chǎn)力提高了 2-3 倍，大大減少了 RTL 設(shè)計(jì)師和實(shí)現(xiàn)團(tuán)隊(duì)之間的迭代。Joules RTL Design Studio 為我們提供了一種強(qiáng)大、高效的方法，使我們可以根據(jù)邏輯和物理原因查找時(shí)序違例問題并對(duì)其進(jìn)行分類，還可以執(zhí)行瓶頸分析，對(duì) RTL、原理圖和 layout 進(jìn)行交叉查詢。與我們之前使用的從前至后的設(shè)計(jì)流程相比，我們現(xiàn)在能夠更早發(fā)現(xiàn)設(shè)計(jì)問題。將其與 Cadence 數(shù)字全流程（Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution）一起使用，有助于顯著縮短我們的設(shè)計(jì)工期。除了目前正在進(jìn)行的設(shè)計(jì)外，我們還計(jì)劃使用 Joules RTL Design Studio 來提高未來項(xiàng)目的設(shè)計(jì)效率?！?/p>

—— Shunji Katsuki

general manager,

SoC System Development Division

Global Development Group,Socionext

“我們的 RTL 設(shè)計(jì)團(tuán)隊(duì)致力于打造優(yōu)異的硅產(chǎn)品，以更高的性能和更低的功耗提供更智能的用戶體驗(yàn)。要想實(shí)現(xiàn)這一目標(biāo)，他們需要基于對(duì)功率、性能、面積和擁塞的早期估計(jì)做出設(shè)計(jì)決策。Joules RTL Design Studio 能夠?qū)崿F(xiàn)精確的物理原型驗(yàn)證，讓我們的設(shè)計(jì)人員可以信心滿滿地大膽創(chuàng)新，減少了前端和后端團(tuán)隊(duì)之間的迭代，因此聯(lián)發(fā)科可以更快地將各種獨(dú)具優(yōu)勢(shì)的產(chǎn)品推向市場(chǎng)?！?/p>

——Harrison Hsieh

senior general manager of Silicon Product Development, MediaTek

“在設(shè)計(jì)周期的早期階段找到 RTL 瓶頸對(duì)于 IP 開發(fā)至關(guān)重要，這有助于實(shí)現(xiàn)快速更新，提高 RTL 質(zhì)量并改善 PPA 結(jié)果。特別是對(duì)于 Arm，Joules RTL Design Studio 可以幫助我們找到與擁塞和深層邏輯相關(guān)的問題所在，從而節(jié)省尋找根本原因的大量時(shí)間?！?/p>

—— Mark Galbraith

vice president of Productivity Engineering,Arm

“隨著系統(tǒng)級(jí)芯片的功耗密度不斷增加，高能效設(shè)計(jì)的重要性與日俱增。為此，我們?cè)谶M(jìn)一步增強(qiáng) RTL 層面的優(yōu)化方面付出了不懈努力?，F(xiàn)在，通過利用 Cadence 的 Joules RTL Design Studio，我們能夠在設(shè)計(jì)階段的早期進(jìn)行高效準(zhǔn)確的功率細(xì)化分析。它能夠進(jìn)行功耗預(yù)測(cè)，助力我們快速完成 RTL 優(yōu)化迭代，確保設(shè)計(jì)團(tuán)隊(duì)顯著加速 RTL 優(yōu)化?！?/p>

—— Zejian CAI

COT Methodology,T-Head,Alibaba

關(guān)于 Cadence

Cadence 是電子系統(tǒng)設(shè)計(jì)領(lǐng)域的關(guān)鍵領(lǐng)導(dǎo)者，擁有超過 30 年的計(jì)算軟件專業(yè)積累?；诠镜闹悄芟到y(tǒng)設(shè)計(jì)戰(zhàn)略，Cadence 致力于提供軟件、硬件和 IP 產(chǎn)品，助力電子設(shè)計(jì)概念成為現(xiàn)實(shí)。Cadence 的客戶遍布全球，皆為最具創(chuàng)新能力的企業(yè)，他們向超大規(guī)模計(jì)算、5G 通訊、汽車、移動(dòng)設(shè)備、航空、消費(fèi)電子、工業(yè)和醫(yī)療等最具活力的應(yīng)用市場(chǎng)交付從芯片、電路板到完整系統(tǒng)的卓越電子產(chǎn)品。Cadence 已連續(xù)九年名列美國(guó)財(cái)富雜志評(píng)選的 100 家最適合工作的公司。如需了解更多信息，請(qǐng)?jiān)L問公司網(wǎng)站www.cadence.com。

2023 Cadence Design Systems, Inc. 版權(quán)所有。在全球范圍保留所有權(quán)利。Cadence、Cadence 徽標(biāo)和 www.cadence.com/go/trademarks 中列出的其他 Cadence 標(biāo)志均為 Cadence Design Systems, Inc. 的商標(biāo)或注冊(cè)商標(biāo)。所有其他標(biāo)識(shí)均為其各自所有者的資產(chǎn)。