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Trion DSP 原語使用問題 - 1

XL FPGA技術(shù)交流 ? 2024-05-20 16:35 ? 次閱讀
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94602ade-01d3-11ef-b759-92fbcf53809c.png

在使用Trion乘法器可能會(huì)遇到以下問題:

(1)[EFX-0652 ERROR] 'EFX_MULT' instance 'mult' port 'CEA' is not permanently disabled in the Register Bypass mode.

說明:如果輸寄存器A_REG沒有使能,CEA接口要設(shè)置為0

(2)[EFX-0652 ERROR] 'EFX_MULT' instance 'mult' port 'RSTA' is not permanently disabled in the Register Bypass mode.

說明:如果輸入寄存器A_REG沒有使能,RSTA接口要設(shè)置為0

(3)[EFX-0652 ERROR] 'EFX_MULT' instance 'mult' port 'CLK' is not permanently disabled in the Register Bypass mode.

說明:如果輸入和輸出寄存都沒有使用的話,時(shí)鐘要設(shè)置為0。

所以這里提供下面的寫法供參考。

EFX_MULT # (.WIDTH(18),.A_REG(AREG),.B_REG(BREG),.O_REG(OREG),.CLK_POLARITY(1'b1), // 0 falling edge, 1 rising edge.CEA_POLARITY(1'b1), // 0 falling edge, 1 rising edge.RSTA_POLARITY(1'b0), // 0 falling edge, 1 rising edge.RSTA_SYNC(1'b0), // 0 aynchronous, 1 synchronous.RSTA_VALUE(1'b0), // 0 reset, 1 set.CEB_POLARITY(1'b1), // 0 falling edge, 1 rising edge.RSTB_POLARITY(1'b0), // 0 falling edge, 1 rising edge.RSTB_SYNC(1'b0), // 0 aynchronous, 1 synchronous.RSTB_VALUE(1'b0), // 0 reset, 1 set.CEO_POLARITY(1'b1), // 0 falling edge, 1 rising edge.RSTO_POLARITY(1'b0), // 0 falling edge, 1 rising edge.RSTO_SYNC(1'b0), // 0 aynchronous, 1 synchronous.RSTO_VALUE(1'b0) // 0 reset, 1 set) mult (.CLK((AREG || BREG || OREG) ? clk : 0),.CEA(AREG),.RSTA(AREG ? rst : 1),.CEB(BREG),.RSTB(BREG ? rst : 1),.CEO(OREG),.RSTO(OREG ? rst : 1),.A(A_in),.B(B_in),.O(O_out));


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    發(fā)表于 12-30 16:52 ?2次下載
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