面向 UltraScale？ 架構 GTY 收發(fā)器的可定制 LogiCORE？ IP 集成式誤碼率測試器 （IBERT） 核用于評估和監(jiān)控 ｖ 收發(fā)器。該核包括采用 FPGA 邏輯實現(xiàn)的模式生成器和檢查器，并能夠接入 GTY 收發(fā)器的端口和動態(tài)重配置端口屬性。還包括了通信邏輯，可通過 JTAG 在運行時間進行設計訪問。此核可用作獨立或公開設計，基于客戶配置。

主要性能和優(yōu)勢：

為 Vivado？ 串行 I/O 分析器功能與 IBERT 內(nèi)核之間提供了通信路徑。

提供 UltraScale 架構 GTY 收發(fā)器 （用戶可選數(shù)量）

可根據(jù)所需的線速、參考時鐘速率、和參考時鐘源來定制每個收發(fā)器

需要可源自引腳或某個使能 GTY 收發(fā)器的系統(tǒng)時鐘

特色技術文檔

Vivado 發(fā)布說明

IP 性能和資源利用率數(shù)據(jù)

工具和器件支持

器件系列支持：

Virtex UltraScale

設計工具支持：

Vivado Design Suite

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