聯(lián)華電子（UMC，TWSE: 2303）與ASIC設計服務暨IP研發(fā)銷售廠商智原科技（Faraday Technology Corporation，TWSE：3035）今日共同發(fā)表智原科技于聯(lián)電55納米超低功耗工藝（55ULP）的 PowerSlash 基礎IP方案。智原 PowerSlash 與聯(lián)電工藝技術相互結合設計，為超低功耗的無線應用需求技術進行優(yōu)化，滿足無線物聯(lián)網產品的電池長期壽命需求。

智原科技營銷暨投資副總于德洵表示：“物聯(lián)網應用建構過程中，效能往往受制于低功耗技術。而今透過聯(lián)電55納米超低功耗技術以及智原 PowerSlash IP 的加速模式（Turbo Mode）功能，為物聯(lián)網應用環(huán)境帶來至關重要的解決方案，除了省電更提供絕佳的效能。再次，聯(lián)電和智原共同締造了成功的芯片服務技術。”

智原 PowerSlash IP 包含多重臨界電壓組件庫、內存編譯器和電源管理組件，能夠充分利用聯(lián)電 55ULP 的優(yōu)勢在0.81V至1.32V廣域電壓下運作。此外，新的加速模式功能可以有效調升性能曲線，幫助 MCU 核心達到2倍效能，在相同額定頻率下減少約40%的動態(tài)功耗。

聯(lián)電硅智財研發(fā)暨設計支持處的莫亞楠資深處長也表示： “ 物聯(lián)網芯片設計師對于有效的節(jié)能解決方案有高度的需求。聯(lián)電擁有晶圓代工業(yè)界中最健全的物聯(lián)網專屬55納米技術平臺，結合完整的硅智財方案，可以支持物聯(lián)網產品的不間斷低功耗要求。藉由智原在我們的 55ULP 平臺上發(fā)表的 PowerSlash IP，能夠讓客戶使用完善的工藝平臺，協(xié)助提供物聯(lián)網產品的獨特需求?！?/p>

PowerSlash IP 結合智原的低功耗設計系統(tǒng)、系統(tǒng)芯片超低功耗控制組件與 FIE3200 FPGA 平臺，可以使用在低功耗集成電路的前端設計或后端開發(fā)階段。聯(lián)電的 55ULP 技術能夠支持較低的操作電壓及 sub-pA 裝置漏電，為含有鈕扣電池的產品提供理想的的晶圓工藝。智原與聯(lián)電合力的超低功耗解決方案，為超低功耗集成電路設計平臺帶來新的基準。