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半導(dǎo)體未來三大支柱:先進(jìn)封裝、晶體管和互連

半導(dǎo)體芯科技SiSC ? 來源:杜芹 半導(dǎo)體芯聞 ? 作者:杜芹 半導(dǎo)體芯聞 ? 2024-12-16 10:41 ? 次閱讀
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原創(chuàng) 杜芹 半導(dǎo)體芯聞

最近一段時間以來,芯片巨頭英特爾在商業(yè)和市場層面經(jīng)歷了諸多挑戰(zhàn)。但有一說一,英特爾在前沿技術(shù)領(lǐng)域的探索和布局依然具有行業(yè)標(biāo)桿意義,其發(fā)布的技術(shù)路線圖和成果為半導(dǎo)體行業(yè)提供了重要參考方向。

在IEDM 2024大會上,英特爾發(fā)布了7篇技術(shù)論文,展示了多個關(guān)鍵領(lǐng)域的創(chuàng)新進(jìn)展。這些技術(shù)涵蓋了從FinFET到2.5D和3D封裝(EMIB、Foveros、Foveros Direct),即將在Intel 18A節(jié)點應(yīng)用的PowerVia背面供電技術(shù),以及全環(huán)繞柵極(GAA)晶體管RibbonFET等。此外,英特爾還揭示了一些面向未來的先進(jìn)封裝技術(shù),為推動行業(yè)發(fā)展提供了新的視角。

在這些前沿技術(shù)中,三個核心領(lǐng)域尤為值得關(guān)注:面向AI發(fā)展的先進(jìn)封裝、晶體管微縮技術(shù)和互連微縮技術(shù)。在IEDM 2024大會上,英特爾代工高級副總裁兼技術(shù)研究總經(jīng)理Sanjay Natarajan詳細(xì)介紹了這些領(lǐng)域的關(guān)鍵突破。

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先進(jìn)封裝的突破:選擇性層轉(zhuǎn)移技術(shù)

異構(gòu)集成已經(jīng)成為當(dāng)今芯片界的主流實現(xiàn)性能提升的手段。但是異構(gòu)集成技術(shù)面臨著很大的挑戰(zhàn)。當(dāng)前異構(gòu)集成技術(shù)主要采用“晶圓對晶圓鍵合”(Wafer-to-Wafer HB)或“芯片對晶圓鍵合”(Chip-to-Wafer HB),會因順序裝配芯粒而導(dǎo)致吞吐量、芯片尺寸和厚度受限。

英特爾通過選擇性層轉(zhuǎn)移(Selective Layer Transfer)技術(shù),突破了當(dāng)前異構(gòu)集成的技術(shù)瓶頸。這項技術(shù)能夠以超高效率完成超過15,000個芯粒的并行轉(zhuǎn)移,僅需幾分鐘即可實現(xiàn)相較于傳統(tǒng)方法數(shù)小時或數(shù)天的提升。其創(chuàng)新性地實現(xiàn)了亞微米級芯粒的轉(zhuǎn)移,支持僅1平方毫米大小、厚度為人類頭發(fā)1/17的芯粒。這提供了一種靈活且成本效益顯著的異構(gòu)集成架構(gòu),使得處理器與存儲器技術(shù)的混合搭配成為可能。Intel Foundry率先采用無機(jī)紅外激光脫鍵技術(shù),實現(xiàn)了芯粒轉(zhuǎn)移的技術(shù)突破,推動了旗艦AI產(chǎn)品開發(fā)所需的先進(jìn)異構(gòu)集成技術(shù)的發(fā)展。

英特爾代工高級副總裁兼技術(shù)研究總經(jīng)理Sanjay Natarajan表示:“我們有理由期待這一技術(shù)能夠像PowerVia背面供電技術(shù)一樣在業(yè)內(nèi)普及。我們將積極開創(chuàng)并推動這項技術(shù)的發(fā)展,我認(rèn)為我們會看到業(yè)內(nèi)領(lǐng)先企業(yè)都逐步采用這一技術(shù)?!?/p>

面向AI時代,英特爾提出了全面的封裝解決方案,以實現(xiàn)AI系統(tǒng)的大規(guī)模量產(chǎn)。除了選擇性層轉(zhuǎn)移技術(shù),英特爾還聚焦于:

先進(jìn)內(nèi)存集成(memory integration):解決容量、帶寬和延遲瓶頸,提升性能。

混合鍵合(hybrid bodning)互連的間距縮放:實現(xiàn)異構(gòu)組件間的高能效和高帶寬密度連接。

模塊化系統(tǒng)的擴(kuò)展:通過連接解決方案降低網(wǎng)絡(luò)延遲和帶寬限制。

GAA晶體管的突破:物理和二維材料

晶體管技術(shù)的進(jìn)步一直以來都是英特爾的主業(yè)之一,英特爾的目標(biāo)是到2030年實現(xiàn)一萬億晶體管的宏偉目標(biāo)。

Intel展示了其在Gate-All-Around(GAA)RibbonFET晶體管上的技術(shù)突破,成功將柵極長度縮小至6nm,并實現(xiàn)1.7nm硅通道厚度。通過對硅通道厚度和源漏結(jié)的精準(zhǔn)工程設(shè)計,有效減少了漏電流和器件退化,提高了晶體管在極短柵極長度下的性能穩(wěn)定性。英特爾研究數(shù)據(jù)顯示,與其他先進(jìn)節(jié)點技術(shù)相比,在6nm柵極長度下,RibbonFET在短柵極長度下具備更高的電子遷移率和更優(yōu)的能效特性。除此之外,RibbonFET實現(xiàn)了最佳的亞閾值擺幅(Subthreshold Swing,SS)和漏電流抑制性能(DIBL)。

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左圖是透射電子顯微鏡(TEM)圖像,中間展示看這些晶體管的部分關(guān)鍵參數(shù),右圖是柵極長度與電子速度關(guān)系圖

這一進(jìn)展展示了在短溝道效應(yīng)優(yōu)化方面的行業(yè)領(lǐng)先水平,這為未來更高密度、更低功耗的芯片設(shè)計奠定了基礎(chǔ),同時推動了摩爾定律的持續(xù)發(fā)展,滿足了下一代計算和AI應(yīng)用對半導(dǎo)體性能的嚴(yán)苛需求。

為了推進(jìn)GAA晶體管技術(shù)的發(fā)展,英特爾也將目光瞄準(zhǔn)了二維半導(dǎo)體材料。

據(jù)Sanjay Natarajan的介紹,具體而言,英特爾在GAA技術(shù)中引入了二維(2D)NMOS和PMOS晶體管,該晶體管以二維MoS2為溝道材料,結(jié)合高介電常數(shù)的HfO2作為柵氧化層,通過ALD(原子層沉積)工藝實現(xiàn)精確控制。下圖的橫截面成像清晰展示了柵極金屬、HfO?氧化物和二維MoS2之間的結(jié)構(gòu)集成,其整體厚度在納米級別,漏源間距(L_SD)小于50nm,次閾值擺幅(SS)低于75mV/d,最大電流性能(I_max)達(dá)到900μA/μm以上,能夠顯著提升柵極對溝道的控制能力。

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右側(cè)的圖表中將Intel的研究結(jié)果(THIS WORK)與其他同類研究進(jìn)行了對比,顯示在驅(qū)動電流和次閾值擺幅上的明顯優(yōu)勢。

英特爾的研究驗證了結(jié)合GAA架構(gòu)和2D材料,晶體管性能堪稱飛躍。而且一旦英特爾將基于硅的溝道性能推至極限,采用2D材料的GAA晶體管很有可能會成為下一步發(fā)展的合理方向。

就英特爾所觀察到的而言,晶體管數(shù)量的指數(shù)級增長趨勢,符合摩爾定律,從微型計算機(jī)到數(shù)據(jù)中心,晶體管數(shù)量每兩年翻倍。但是,隨著AI工作負(fù)載的持續(xù)增加,AI相關(guān)能耗可能會在2035年超越美國當(dāng)前的總電力需求,能源瓶頸成為未來計算發(fā)展的關(guān)鍵挑戰(zhàn)。因此,未來需要的是新型晶體管。下一代晶體管需要具備超陡次閾值擺幅(低于60mV/dec)和極低的靜態(tài)漏電流(I_off),支持在超低供電電壓(<300mV)下運行。

英特爾也在材料和物理層面不斷探索,并在IEDM上展示了采用Ge(鍺)納米帶結(jié)構(gòu)的晶體管,其9nm厚度和結(jié)合氧化物界面的創(chuàng)新設(shè)計,為實現(xiàn)低功耗和高效傳輸?shù)於嘶A(chǔ)。Intel進(jìn)一步研究結(jié)合高介電常數(shù)材料和新型界面工程,以開發(fā)更加節(jié)能高效的下一代晶體管。

英特爾也呼吁整個行業(yè)共同推動晶體管技術(shù)的革命,以滿足萬億晶體管時代中AI應(yīng)用的需求。通過對過去60年晶體管發(fā)展的總結(jié),Intel同時提出了未來10年的發(fā)展目標(biāo):1)必須開發(fā)能夠在超低供電電壓(<300mV)下工作的晶體管,以顯著提高能效,為普遍化的AI應(yīng)用提供支持;2)持續(xù)增加晶體管數(shù)量的技術(shù)是可行的,但能源效率的革命性突破將是未來發(fā)展的重點。

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互連縮放的突破:釕線路

隨著晶體管和封裝技術(shù)的持續(xù)微縮,互連已成為半導(dǎo)體體系中的第三個關(guān)鍵要素。這些互連導(dǎo)線負(fù)責(zé)連接數(shù)以萬億計的晶體管。然而,我們清晰地看到,銅互連的時代正逐漸走向尾聲。銅互連存在一個實際問題:使用時需要添加阻擋層和籽晶層。隨著尺寸的不斷縮小,這些相對高電阻的層占據(jù)了更多的可用空間。英特爾觀察到,當(dāng)線寬不斷縮小時,銅線的電阻率呈指數(shù)級上升,達(dá)到難以接受的程度。因此,盡管晶體管尺寸越來越小、密度和性能不斷提升,但傳統(tǒng)的布線方式已無法滿足連接所有晶體管的需求。

英特爾的突破在于采用具有高成本效益的空氣間隙釕(Ru)線路,作為銅互連的潛在替代方案。這個空氣間隙解決方案無需昂貴的光刻技術(shù),也不需要自動對準(zhǔn)通孔工藝。它巧妙地將空氣間隙、減法釕工藝和圖案化相結(jié)合,有望打造出合理的下一代互連技術(shù),使之與未來的晶體管和封裝技術(shù)相匹配。

這種新工藝在小于25nm的間距下,實現(xiàn)了在匹配電阻條件下高達(dá)25%的電容降低,有效提升了信號傳輸速度并減少了功耗。高分辨率的顯微成像展示了釕互連線和通孔的精確對齊,驗證了沒有發(fā)生通孔突破或嚴(yán)重錯位的問題。減法釕工藝支持大規(guī)模生產(chǎn)(HVM),通過消除復(fù)雜的氣隙排除區(qū)和選擇性蝕刻需求,具備實際應(yīng)用的經(jīng)濟(jì)性和可靠性。

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寫在最后

半導(dǎo)體產(chǎn)業(yè)是一個高度復(fù)雜的生態(tài)系統(tǒng),需要各方共同努力才能取得突破。英特爾在封裝、晶體管和互聯(lián)等領(lǐng)域的創(chuàng)新成果,為整個行業(yè)提供了寶貴的經(jīng)驗和啟示。如同Sanjay Natarajan所述,英特爾的目標(biāo)是為整個行業(yè)提供路線圖,以協(xié)調(diào)和統(tǒng)一我們所有的研發(fā)資金和努力。這樣,下一代產(chǎn)品和服務(wù)就能推動整個行業(yè)向前發(fā)展,并繼續(xù)推進(jìn)摩爾定律。英特爾確實始終將自己視為摩爾定律的守護(hù)者,致力于承擔(dān)這一責(zé)任,不斷探索推進(jìn)摩爾定律的新技術(shù)。這不僅是為了英特爾的利益,更是為了整個行業(yè)的共同利益。

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審核編輯 黃宇

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