芯東西12月16日報道，在IEDM 2024（2024年IEEE國際電子器件會議）上，英特爾代工展示了包括先進封裝、晶體管微縮、互連縮放等在內(nèi)的多項技術(shù)突破，以助力推動半導體行業(yè)在下一個十年及更長遠的發(fā)展。

英特爾通過改進封裝技術(shù)將芯片封裝中的吞吐量提升高達100倍，探索解決采用銅材料的晶體管在開發(fā)未來制程節(jié)點時可預見的互連微縮限制，并繼續(xù)為先進的全環(huán)繞柵極（GAA）晶體管及其它相關(guān)技術(shù)定義和規(guī)劃晶體管路線圖。

這些技術(shù)進展來自負責研發(fā)突破性制程和封裝技術(shù)的英特爾代工技術(shù)研究團隊。在IEDM 2024上發(fā)表的部分論文由英特爾代工與其他團隊共同完成。

隨著行業(yè)朝著到2030年在單個芯片上實現(xiàn)一萬億個晶體管的目標前進，先進封裝、晶體管微縮、互連微縮等技術(shù)突破對于未來滿足更高性能、更高能效、更高成本效益的計算應(yīng)用需求至關(guān)重要。

一、先進封裝：異構(gòu)集成新方案，將吞吐量提升多達100倍

英特爾代工匯報了一種用于先進封裝的異構(gòu)集成解決方案——選擇性層轉(zhuǎn)移（Selective Layer Transfer, SLT），可以在芯片封裝中將吞吐量提升高達100倍，實現(xiàn)超快速的芯片間封裝（chip-to-chip assembly）。

與傳統(tǒng)的芯片到晶圓鍵合（chip-to-wafer bonding）技術(shù)相比，選擇性層轉(zhuǎn)移能夠讓芯片的尺寸變得更小，縱橫比變得更高。

該解決方案的基本思路是以晶圓到晶圓連接的吞吐量，實現(xiàn)芯片到晶圓連接的靈活性和能力，能夠以更高的靈活性集成超薄芯粒，還帶來了更高的功能密度，并可以結(jié)合混合鍵合（hybrid bonding）或融合鍵合（fusion bonding）工藝，提供更靈活且成本效益更高的解決方案，封裝來自不同晶圓的芯粒。

這為AI應(yīng)用提供了一種更高效、更靈活的架構(gòu)。

相應(yīng)的技術(shù)論文名為《選擇性層轉(zhuǎn)移：業(yè)界領(lǐng)先的異構(gòu)集成技術(shù)》，作者包括Adel Elsherbini、Tushar Talukdar、Thomas Sounart等人。

二、晶體管微縮：持續(xù)縮短柵極長度，探索用新材料替代硅

晶體管技術(shù)進步一直是英特爾的主業(yè)之一。

在最先進的全環(huán)繞柵極（GAA）晶體管方面，英特爾代工展示了硅基RibbionFET CMOS （互補金屬氧化物半導體）技術(shù)，以及用于微縮的2D場效應(yīng)晶體管（2D FETs）的柵氧化層（gate oxide）模塊，以提高設(shè)備性能。

為了將RibbonFET GAA晶體管的微縮推向更高水平，英特爾代工展示了柵極長度為6nm、硅層厚度僅為1.7nm的硅基RibbonFET CMOS晶體管，在大幅縮短柵極長度和減少溝道厚度的同時，在對短溝道效應(yīng)的抑制和性能上達到了業(yè)界領(lǐng)先水平。

英特爾代工正在研究一個漸進式的發(fā)展步驟，將溝道材料由傳統(tǒng)材料替換為其它材料，比如2D材料。他們判斷一旦將基于硅的溝道性能推至極限，采用2D材料的GAA晶體管很有可能會成為下一步發(fā)展的合理方向。

為了在CFET（互補場效應(yīng)晶體管）之外進一步加速GAA技術(shù)創(chuàng)新，英特爾代工展示了其在2D GAA NMOS（N型金屬氧化物半導體）和PMOS（P型金屬氧化物半導體）晶體管制造方面的研究，側(cè)重于柵氧化層模塊的研發(fā)，將晶體管的柵極長度微縮到了30nm。該研究還報告了行業(yè)在2D TMD（過渡金屬二硫化物）半導體領(lǐng)域的研究進展，此類材料未來有望在先進晶體管工藝中成為硅的替代品。

GaN是一種新興的用于功率器件和射頻（RF）器件的材料，相較于硅，它的性能更強，也能承受更高的電壓和溫度。英特爾代工團隊發(fā)現(xiàn)在數(shù)據(jù)中心領(lǐng)域，硅材料在電力傳輸方面快達到極限，而以300毫米GaN（氮化鎵）為代表的其他材料體系是頗具吸引力的替代選擇。

在300毫米GaN-on-TRSOI（富陷阱絕緣體上硅）襯底（substrate）上，英特爾代工制造了業(yè)界領(lǐng)先的高性能微縮增強型GaN MOSHEMT（金屬氧化物半導體高電子遷移率晶體管）。GaN-on-TRSOI等工藝上較為先進的襯底，可以通過減少信號損失，提高信號線性度和基于襯底背部處理的先進集成方案，為功率器件和射頻器件等應(yīng)用帶來更強的性能。

三、互連縮放：改善芯片內(nèi)互連，最高將線間電容降低25%

銅互連的時代即將走向尾聲。隨著線寬不斷縮小，銅線的電阻率呈指數(shù)級上升，以至到難以接受的程度。當晶體管尺寸不斷縮小，使其越來越密集、功能越來越強大時，卻沒有能將所有這些晶體管連接在一起所需的布線。

取得突破的一個方法是減成法釕互連技術(shù)（subtractive Ruthenium）。

在間距小于或等于25nm時，采用減成法釕互連技術(shù)實現(xiàn)的空氣間隙最高可將線間電容降低25%，有助于改善芯片內(nèi)互連，提升芯片性能。

具體而言，減成法釕互連技術(shù)通過采用釕這一新型、關(guān)鍵、替代性的金屬化材料，利用薄膜電阻率（thin film resistivity）和空氣間隙（airgap），實現(xiàn)了在互連微縮方面的重大進步。

英特爾代工率先在研發(fā)測試設(shè)備上展示了一種可行、可量產(chǎn)、具有成本效益的減成法釕互連技術(shù)，該工藝引入空氣間隙，無需通孔周圍昂貴的光刻空氣間隙區(qū)域（lithographic airgap exclusion zone），也不需要使用選擇性蝕刻的自對準通孔（self-aligned via）。這表明該技術(shù)作為一種金屬化方案，在緊密間距層中替代銅鑲嵌工藝的優(yōu)勢。

這一解決方案有望在英特爾代工的未來制程節(jié)點中得以應(yīng)用，或能探索出合理的下一代互連技術(shù)，使其與下一代晶體管及下一代封裝技術(shù)相適配。

相應(yīng)技術(shù)論文名為《利用空氣間隙的減成法釕互連技術(shù)》，作者是Ananya Dutta、Askhit Peer、Christopher Jezewski。

結(jié)語：三大創(chuàng)新著力點，推動AI向能效更高發(fā)展

在IEDM 2024上，英特爾代工還分享了對先進封裝和晶體管微縮技術(shù)未來發(fā)展的愿景，以下三個關(guān)鍵的創(chuàng)新著力點將有助于AI在未來十年朝著能效更高的方向發(fā)展：

1、先進內(nèi)存集成（memory integration），以消除容量、帶寬和延遲的瓶頸；2、用于優(yōu)化互連帶寬的混合鍵合；3、模塊化系統(tǒng)（modular system）及相應(yīng)的連接解決方案。

新型材料還有待進一步探索，來增強英特爾代工的PowerVia背面供電技術(shù)在緩解互連瓶頸、實現(xiàn)晶體管的進一步微縮中的作用。這對于持續(xù)推進摩爾定律、推動面向AI時代的半導體創(chuàng)新至關(guān)重要。

同時，英特爾代工發(fā)出行動號召，開發(fā)關(guān)鍵性和突破性的創(chuàng)新，持續(xù)推進晶體管微縮，推動實現(xiàn)“萬億晶體管時代”。

英特爾代工概述了對能夠在超低電壓（低于300毫伏）下運行的晶體管的研發(fā)，將如何有助于解決日益嚴重的熱瓶頸，并大幅改善功耗和散熱。

其團隊認為，應(yīng)對能源挑戰(zhàn)的途徑之一，是采用極低供電電壓的高品質(zhì)晶體管，不是僅在研究環(huán)境中制造出一個這樣的晶體管，而是要制造出數(shù)以萬億計的此類晶體管，使其具備足夠高的性能、穩(wěn)定性、可重復性及可靠性，這樣才能用它們來制造產(chǎn)品。

審核編輯 黃宇