本文介紹了集成電路制造中良率損失來源及分類。

良率的定義

良率是集成電路制造中最重要的指標之一。集成電路制造廠需對工藝和設備進行持續(xù)評估，以確保各項工藝步驟均滿足預期目標，即每個步驟的結果都處于生產(chǎn)所需的工藝窗口范圍內(nèi)。這些窗口可能包括缺陷密度范圍或薄膜厚度的最大與最小可接受值等。由于集成電路制造過程極為復雜，涉及數(shù)千個步驟，任何一個環(huán)節(jié)的微小失誤都可能嚴重影響最終產(chǎn)品的功能，甚至導致報廢，從而降低良率。因此，提高良率始終是所有晶圓廠的核心目標。良率是集成電路制造中最重要的指標之一。集成電路制造廠需對工藝和設備進行持續(xù)評估，以確保各項工藝步驟均滿足預期目標，即每個步驟的結果都處于生產(chǎn)所需的工藝窗口范圍內(nèi)。這些窗口可能包括缺陷密度范圍或薄膜厚度的最大與最小可接受值等。由于集成電路制造過程極為復雜，涉及數(shù)千個步驟，任何一個環(huán)節(jié)的微小失誤都可能嚴重影響最終產(chǎn)品的功能，甚至導致報廢，從而降低良率。因此，提高良率始終是所有晶圓廠的核心目標。

制造過程中的各種芯片良率

在多數(shù)制造行業(yè)中，良率通常指可用產(chǎn)品數(shù)量與總生產(chǎn)數(shù)量的比值。在集成電路行業(yè)中，良率則由晶圓上制造出的器件的功能性和可靠性來衡量。良率的定義一般可分為以下四類： （1）晶圓制造良率（或晶圓廠良率）：指從晶圓廠成功生產(chǎn)出來的合格晶圓數(shù)量與投入生產(chǎn)的晶圓總數(shù)量之比。 （2）電氣測試良率：指通過電氣測試并正常工作的裸片數(shù)量與晶圓片中裸片總數(shù)之比。 （3）封裝良率：指切割并封裝后的芯片中，通過最終電氣測試（FT）的芯片數(shù)量與總芯片數(shù)量之比。 （4）產(chǎn)品應用良率：指實際使用中合格芯片的比例。具體計算為應用裝配芯片總數(shù)減去客戶退回芯片數(shù)量后的結果，再除以應用裝配芯片總數(shù)。產(chǎn)品應用良率理論上應達到100%。如果未達標（即出現(xiàn)性能問題導致退貨），需對產(chǎn)品失效進行分析，追溯設計、制造、測試、封裝等環(huán)節(jié)，以找到根本原因。 在半導體集成電路芯片制造中，良率通常指電氣測試良率，這是所有良率指標中最復雜、最難提升的部分。與之相比，其余三種良率在多數(shù)情況下都可以接近甚至達到100%。然而，想要使電氣測試良率達到100%幾乎是不可能的。在本文中，“良率”一詞若無特別說明，均特指電氣測試良率。 提高良率是所有半導體集成電路制造企業(yè)追求的核心目標之一，因為良率直接反映了最終可以銷售的產(chǎn)品數(shù)量與總生產(chǎn)數(shù)量之間的比例。良率的提升對晶圓制造的成本具有重要影響。在大規(guī)模生產(chǎn)的背景下，哪怕良率僅提升0.5%或1%，都能夠大幅降低每片晶圓的平均制造成本。良率的高低與設備性能（工藝能力）、員工培訓質(zhì)量、生產(chǎn)組織效率以及晶圓廠的整體設計和建設水平密切相關。 良率損失的來源 在集成電路制造的各個環(huán)節(jié)中，良率損失的原因多種多樣，可能由缺陷、故障、工藝波動或設計問題等因素導致。下表概述了某條生產(chǎn)線晶圓片電氣測試良率損失的主要來源。在集成電路制造的各個環(huán)節(jié)中，良率損失的原因多種多樣，可能由缺陷、故障、工藝波動或設計問題等因素導致。下表概述了某條生產(chǎn)線晶圓片電氣測試良率損失的主要來源。

各階段良率損失范例

從總體上看，良率損失可分為兩種類型：硬性損失（災難性）和軟性損失（參數(shù)性）。

硬性損失（災難性）

硬性損失指芯片因嚴重功能故障而完全無法正常工作，例如開路或短路等。這類損失的主要原因包括人為的重大操作失誤（例如選用錯誤的離子注入?yún)?shù)）、材料顆粒缺陷以及材料缺失等。一個典型的案例是銅互連工藝中出現(xiàn)的金屬線橋接問題，如圖所示。由于金屬邊緣存在多余的材料，導致相鄰金屬線之間形成橋接，最終引發(fā)短路故障。

金屬線橋接故障

2. 軟性損失（參數(shù)性） 軟性損失則是指芯片的基本功能正常，但未能滿足某些性能或功耗指標。這類良率損失通常由一個或多個電路參數(shù)的變化引起。當這些參數(shù)偏離設計中的預期分布時，芯片的某些性能可能不符合規(guī)格要求。例如，一個芯片可能在特定電壓下正常運行，但在其他所需工作電壓范圍內(nèi)無法滿足要求。深亞微米工藝技術中的漏電流問題也是典型的參數(shù)性良率損失案例。單個晶體管可能因工藝不完善而產(chǎn)生細微的漏電流，而當大量晶體管的漏電流累積達到某個臨界值時，就會引發(fā)芯片的失效。此外，在微處理器生產(chǎn)中，由于工藝差異導致的晶體管性能波動會直接影響芯片的處理速度。這種性能差異使得速度較低的微處理器只能以較低價格出售，給廠商帶來經(jīng)濟損失。在某些特殊情況下，例如應用專用集成電路（ASIC）中，如果性能低于某一設定閾值，可能導致產(chǎn)品完全無法銷售，造成更嚴重的經(jīng)濟后果。

3. 與測試相關的良率損失 此外，還存在部分與測試過程相關的良率損失。由于任何測試流程都無法完全覆蓋所有可能的故障與潛在問題，因此會導致一定比例的產(chǎn)量損失。這種損失與測試程序的覆蓋度、合理性以及工藝缺陷水平息息相關。然而，這類損失并非直接由制造工藝本身引起，因此不屬于本文討論的范疇。

良率損失的分類

如前所述，良率損失的原因多種多樣，覆蓋了集成電路制造和封裝的各個環(huán)節(jié)。根據(jù)不同的劃分標準，良率損失可以分為以下幾種類型：

工藝變化性良率損失 vs. 環(huán)境變化性良率損失 在集成電路制造過程中，工藝的波動（如掩模未對準、步進器聚焦不佳等）會引發(fā)物理性的良率損失。這類工藝變化性損失可以通過提升工藝穩(wěn)定性來減少。而在集成電路的實際使用中，周圍環(huán)境的變化（如溫度、電壓等物理因素的波動）可能導致環(huán)境變化性良率損失。某些特殊應用的芯片需要在極端環(huán)境下運行（如高溫、高壓、高氣壓等），在這種情況下，即使在常規(guī)環(huán)境中能正常工作的芯片，到了極端環(huán)境下也可能發(fā)生失效，進而導致良率下降。減少此類損失對工藝的穩(wěn)定性和精確性提出了更高的要求。 工藝變化性導致的良率損失通常可以在芯片的早期功能性電氣測試中被發(fā)現(xiàn)，便于工程師迅速分析原因并采取措施。而環(huán)境變化性損失則可能在成品芯片的實際應用階段才被發(fā)現(xiàn)，這可能會導致產(chǎn)品被客戶退回，從而延長良率學習周期（yield learning cycle）。

系統(tǒng)性良率損失 vs. 隨機性良率損失

系統(tǒng)性良率損失是指具有一定規(guī)律的損失，例如金屬凹陷或光刻鄰近效應，這類損失通常會影響同一批次的晶圓，而非單片晶圓。這類問題較容易被檢測出來，且可以通過建模和預測找到根本原因。相比之下，隨機性良率損失由難以預知的隨機變化（如材料波動、摻雜劑濃度的細微偏差等）引起，難以進行預測或分析，因而改進這類良率損失的難度較大。

晶粒裸片間良率損失 vs. 晶粒裸片內(nèi)良率損失

根據(jù)工藝波動的空間尺度，良率損失可進一步劃分為晶粒裸片間的良率損失和晶粒裸片內(nèi)的良率損失。晶粒裸片間的變化可能出現(xiàn)在同一晶圓片的不同裸片之間，也可能存在于不同晶圓片或批次之間，例如材料成分的差異。就像自然界沒有完全相同的兩片樹葉一樣，這種微小的差異是不可避免的，因此芯片設計時會考慮這種變化，并在一定范圍內(nèi)允許參數(shù)的波動。然而，當參數(shù)變化超出設計容忍范圍時，就會導致良率下降。 另一方面，晶粒裸片內(nèi)的良率損失是指單個晶粒裸片內(nèi)部的參數(shù)波動，例如同一晶粒裸片中相同電路元件的性能差異。為了應對這種內(nèi)部變化，通常在設計中會加入保護帶或采用補償設計，以減小內(nèi)部擾動的影響并降低相關良率損失。

尺寸變化性良率損失 vs. 拓撲變化性良率損失

尺寸變化主要體現(xiàn)在器件邊緣的形態(tài)差異、裸片內(nèi)部橫向尺寸的偏差以及跨裸片的線寬變化等方面。這些變化通常會引發(fā)器件性能參數(shù)的波動。在尺寸變化性良率損失中，常見的原因包括柵極長度的偏差、線端回拉以及連接柱的重疊。這類變化多發(fā)生在光刻和刻蝕工藝過程中，并且與芯片的布局設計模式密切相關。隨著器件尺寸的不斷縮小，即使是微小的尺寸變化也可能對電路性能造成顯著影響。例如，在32nm及以下工藝節(jié)點中，線邊緣粗糙度（Line Edge Roughness， LER）已經(jīng)成為影響器件性能和良率的關鍵問題之一。 拓撲變化性良率損失通常由化學物質(zhì)導致的介電質(zhì)腐蝕或金屬凹陷引起。在制造過程中，這種現(xiàn)象多見于生產(chǎn)線后段金屬互連線的缺陷，以及前段工藝（FEOL）中淺溝槽隔離（STI）結構的缺陷。此外，化學機械研磨（Chemical Mechanical Polishing， CMP）工藝的不完善也往往導致拓撲不均勻性。拓撲變化會引發(fā)諸多問題，如互連電阻和電容的波動，同時還會影響后續(xù)光刻工序的對焦精度，進而引起線寬變化并導致良率下降。