PCellLab先進(jìn)參數(shù)化單元庫(kù)開(kāi)發(fā)平臺(tái)
產(chǎn)品簡(jiǎn)介
在模擬電路設(shè)計(jì)中,參數(shù)化單元庫(kù)(PCeIl)作為PDK(半導(dǎo)體工藝設(shè)計(jì)套件)的重要組件已成為整個(gè)設(shè)計(jì)流程中必不可少的一部分。隨著半導(dǎo)體工藝快速發(fā)展,先進(jìn)半導(dǎo)體器件結(jié)構(gòu)日益復(fù)雜使得PCell的開(kāi)發(fā)過(guò)程更具挑戰(zhàn)性。
PCellLab是一款PCell的自動(dòng)化開(kāi)發(fā)平臺(tái),該平臺(tái)PCell開(kāi)發(fā)功能完整,技術(shù)先進(jìn),內(nèi)建了功能豐富全面的PCell開(kāi)發(fā)模板和友好的圖形化交互界面,可根據(jù)用戶輸入的工藝和設(shè)計(jì)參數(shù)自動(dòng)生成PCell代碼,還針對(duì)特殊工藝和特殊需求為用戶預(yù)留了開(kāi)放接口,支持用戶根據(jù)其自身工藝特點(diǎn)自定義開(kāi)發(fā)輸入模板,用以實(shí)現(xiàn)適用于其工藝特點(diǎn)的PCell自動(dòng)生成流程,幫助PDK開(kāi)發(fā)者快速、高效、高質(zhì)量地完成開(kāi)發(fā)工作。
產(chǎn)品優(yōu)勢(shì)
通用性:支持半導(dǎo)體體硅平面工藝、SOI工藝、BCD工藝、FinFET工藝等
完整性:支持Symbol、CDF、Callback、View等PCell組件的自動(dòng)生成
自動(dòng)化:高度集成的自動(dòng)化開(kāi)發(fā)流程
高效率:內(nèi)嵌功能豐富全面的PCell開(kāi)發(fā)模板可顯著提高開(kāi)發(fā)效率
靈活性:標(biāo)準(zhǔn)化功能和定制化函數(shù)功能相結(jié)合,支持用戶自定義
易上手:配備友好易用的GUI圖形交互界面,支持?jǐn)?shù)學(xué)表達(dá)式輸入,降低技術(shù)開(kāi)發(fā)門(mén)檻和難度
產(chǎn)品應(yīng)用
FoundryPCell開(kāi)發(fā)
·芯片/IP設(shè)計(jì)公司PCell開(kāi)發(fā)
技術(shù)規(guī)格
支持PCell文件自動(dòng)生成:
·利用簡(jiǎn)潔靈活的交互界面輸入數(shù)據(jù),智能產(chǎn)生PCell中的CDF文件、DesignRule相關(guān)信息,Callback函數(shù)和版圖代碼等
支持多種模式PCellLibrary的編譯:
·支持CDF、Callback、layout獨(dú)立或多項(xiàng)同時(shí)編譯模式
·支持單層或多層MetalOption同時(shí)編譯模式
支持更新功能:
·靈活更新單個(gè)或多個(gè)PCelIlCDF參數(shù)信息、仿真信息、Designrule、Callback等信息,并自動(dòng)提取出其中差異
支持自定義函數(shù):
·支持自動(dòng)加載自定義函數(shù)
支持Hierarchy層次結(jié)構(gòu)創(chuàng)建:
·支持簡(jiǎn)單電路級(jí)Hierarchy結(jié)構(gòu)創(chuàng)建
應(yīng)用實(shí)例
由電路原理圖自動(dòng)生成版圖
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模擬電路
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工藝設(shè)計(jì)
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原文標(biāo)題:先進(jìn)參數(shù)化單元庫(kù)開(kāi)發(fā)平臺(tái) - PCellLab
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