進(jìn)迭時(shí)空推出首款PsP（Package-side-Package）封裝CoM（Computer-on-Module）產(chǎn)品B1，集成RISC-V AI CPU芯片K1、LPDDR4x芯片和無源器件，重布線DDR接口信號，重排布信號電源ball。通過進(jìn)一步優(yōu)化硬件解決方案，可以協(xié)助解決客戶設(shè)計(jì)DDR模板的困難，縮短客戶產(chǎn)品開發(fā)周期，助力RISC-V生態(tài)建設(shè)。

B1產(chǎn)品結(jié)構(gòu)

（a）頂視圖

（b）剖視圖

B1產(chǎn)品規(guī)格

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CPU：RISC-V AI CPU芯片K1

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AI：CPU融合2.0Tops

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DDR：4GB/8GB/16GB容量；2666MT/s數(shù)據(jù)率

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接口：豐富接口組合，滿足多樣連接需求

視頻類：

MIPI-DSI 4lane；HDMI 1.4；MIPI-CSI 4+4(2+2)lane

存儲類：

2*SDIO3.0；MMC5.1；QSPI

控制類：

4*SPI；4*I2S；10*I2C；2*CANFD；30*PWM；12*UART

高速類：

2*USB2.0；1*USB3.0 combo PCIe2.1 x1；2*PCIe2.1 x2；2*GMAC

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封裝：

類型：PsP-BGA Package

引腳數(shù)：568-pin

尺寸：23mm×33mm×2.4mm

間距：1mm pitch

焊球尺寸：0.6mm

B1產(chǎn)品優(yōu)勢

更優(yōu)的SIPI性能

①重布線DDR接口信號，B1縮短了DDR芯片與K1芯片的物理距離，信號傳輸路徑減小約50%。

②重排布信號ball，所有信號均能在Top層扇出，差分信號支持包地。

③CORE電源和DDR電源ball數(shù)量，相比K1翻倍；支持底板Bottom層添加0603大電容。

更短的開發(fā)周期

①DDR模板layout和SIPI仿真，一般不少于15天。B1不需要再進(jìn)行DDR模板layout和SIPI仿真，可以節(jié)省至少15天的開發(fā)時(shí)間。

②B1支持4層通孔底板設(shè)計(jì)，相比K1，量產(chǎn)制板時(shí)間可省約3天。

③B1精簡電源數(shù)量為15路，相比K1減少約50%，只需2層就能完成所有信號電源的扇出，顯著降低了layout難度，縮短了layout時(shí)間。

更少的開發(fā)問題

B1集成確定型號的LPDDR4x芯片，經(jīng)過嚴(yán)格的穩(wěn)定性和可靠性測試，提前解決了DDR模板問題，客戶開發(fā)和量產(chǎn)中將不會為DDR問題而困擾。

更低的量產(chǎn)成本

隨著B1生產(chǎn)量上升，相比客戶單獨(dú)采購，有機(jī)會獲取更優(yōu)惠的LPDDR4x芯片價(jià)格，為客戶爭取到量產(chǎn)成本降低的實(shí)際收益。