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在群里交流提問的時候，大家總是驚訝并疑惑：為什么我要選擇 VHDL入門？因為好像 99% 搞 FPGA 開發(fā)的人都在用 Verilog。我的選擇，是通過網(wǎng)上搜索的討論而做出的，為了留存，我這里水一篇。從長期來看，兩個語言大概率都要學(xué)一下；但是從初學(xué)角度而言，總要選擇一個入門語言。根據(jù)網(wǎng)上的信息，總結(jié)對比結(jié)論：Verilog 的優(yōu)勢：1. Verilog 語法接近C，學(xué)習(xí)容易；VHDL上手困難，語法繁瑣。2. Verilog 是弱類型；VHDL 是強類型。2. 美國的公司主要使用 Verilog，使用廣泛，工作崗位更多；美國的軍工和歐洲用 VHDL 更多一些。3. 學(xué)會了 Verilog 之后，轉(zhuǎn)向 SystemVerilog 更容易，這個是很多人（包括UP主老石的觀點）更有前途的 HDL。4. 因為用的人多，所以學(xué)習(xí)的資料，教學(xué)書籍使用 Verilog 的明顯比 VHDL 更多。VHDL的優(yōu)勢：1. VHDL 是強類型； Verilog 是弱類型。強類型是缺點是因為增加了代碼編寫的復(fù)雜度；是優(yōu)勢是因為更不容易寫錯誤的代碼。2. VHDL 是非常強的確定性，而 Verilog 有時候是非確定性的。(https://www.sigasi.com/opinion/jan/verilogs-major-flaw/)3. VHDL 提供更多的類型定義（同時導(dǎo)致代碼繁瑣），verilog 只提供少量的類型。4. 學(xué)習(xí) VHDL，更能學(xué)習(xí)數(shù)字電路的基礎(chǔ)（而學(xué) verilog 只是可以更快的點燈，這是下面一個人的觀點）5. 因為VHDL的強類型和確定性，在分析和綜合過程中，VHDL 能檢查出更多的邏輯錯誤。 Verilog 更容易接受帶有潛在問題的代碼。所以我選擇 VHDL 的原因是：我是初學(xué)者，需要編譯器給我更多的指導(dǎo)避免潛在的錯誤；需要同步學(xué)習(xí)更多數(shù)字電路邏輯的知識；使得代碼更具結(jié)構(gòu)性；編寫代碼浪費的時間其實并不是最重要的，測試和調(diào)試代碼邏輯才是更耗時的部分，所以如果可以通過增加一些編寫的時間，而大幅縮小測試調(diào)試的時間，是絕對值得的（如同 Rust 對 C/C++）。觀點截圖

https://vhdlwhiz.com/should-i-learn-vhdl-if-verilog-is-becoming-more-popular/

https://www.sigasi.com/opinion/jan/verilogs-major-flaw/

https://digilent.com/blog/verilog-vs-vhdl/?srsltid=AfmBOopW22oVlEJQsfh9kTQePkD-7TUmSL58-S9MFdGj_i25Z1Kb20I3

https://www.fpga4student.com/2017/08/verilog-vs-vhdl-explain-by-example.html

?支持 Verilog 的觀點

?支持 VHDL 的觀點

https://www.reddit.com/r/FPGA/comments/upcaj5/verilog_vs_vhdl/

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為什么我選擇VHDL入門

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