文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文介紹了集成電路封裝中倒裝芯片、BGA、MCM和晶圓級(jí)封裝范式。

在智能終端輕薄化浪潮中，集成電路封裝正面臨"尺寸縮減"與"管腳擴(kuò)容"的雙重?cái)D壓——處理器芯片為處理海量并行數(shù)據(jù)需新增數(shù)百I/O接口，而存儲(chǔ)器卻保持相對(duì)穩(wěn)定。這場(chǎng)技術(shù)矛盾推動(dòng)JEDEC、EIAJ等標(biāo)準(zhǔn)組織重構(gòu)封裝規(guī)范，催生出倒裝芯片、BGA、WLP等創(chuàng)新封裝范式。

本文分述如下：

倒裝芯片

從BGA到MCM：封裝技術(shù)的演進(jìn)與實(shí)踐

晶圓級(jí)封裝

倒裝芯片

倒裝芯片的概念最早能追溯到20世紀(jì)60年代，當(dāng)時(shí)IBM為了把芯片粘貼到陶瓷基座上，開發(fā)出了一種被稱為可控塌陷芯片載體（Controlled Collapse Chip Carrier，通常取首字母簡(jiǎn)稱C4）焊料凸點(diǎn)的工藝，這也是倒裝芯片封裝技術(shù)的源頭。

所謂倒裝芯片封裝，就是把含有鍵合壓點(diǎn)的那一面倒過來，依靠芯片上的凸點(diǎn)（Bump）和管座上對(duì)應(yīng)的電極連接起來。這種貼裝技術(shù)優(yōu)勢(shì)明顯，它讓器件與基座之間的電連接路徑變得最短。

典型的C4焊料凸點(diǎn)制作過程是這樣的：先通過蒸發(fā)或物理氣相淀積（濺射）法，把C4焊料凸點(diǎn)淀積在硅的芯片壓點(diǎn)上。這里有個(gè)關(guān)鍵點(diǎn)，壓點(diǎn)上的C4焊料需要有特殊冶金阻擋層（BLM）。具體操作分幾步，先是完成壓點(diǎn)刻蝕；接著淀積Cr、Cr + Cu和Cu + Sn復(fù)合金屬，BLM的作用是讓壓點(diǎn)和C4焊點(diǎn)有良好的黏附性，還能阻止金屬間擴(kuò)散；然后淀積金屬Pb和Sn；最后進(jìn)行回流，在回流過程中形成焊球。

封裝基座的材料演變同樣精彩：從早期陶瓷基板的高可靠性，到有機(jī)基板（如FR-4）的成本優(yōu)勢(shì)，再到柔性聚合物電路的彎折特性，基座選擇始終圍繞“CTE匹配”這一核心命題。硅芯片與基板的熱膨脹系數(shù)差異（低至2.5ppm/°C vs 高達(dá)16ppm/°C）曾是可靠性噩夢(mèng)，環(huán)氧樹脂填充術(shù)的誕生堪稱里程碑——通過毛細(xì)作用將低CTE環(huán)氧填入芯片與基板間隙，應(yīng)力可降低至1/10。

不過，倒裝芯片封裝也存在一些問題。由于硅芯片和基座之間熱膨脹系數(shù)不一致，嚴(yán)重時(shí)導(dǎo)致C4焊點(diǎn)裂縫，使器件早期失效。

針對(duì)這個(gè)問題，常用的解決措施是用流動(dòng)的環(huán)氧樹脂填充在芯片和基座之間，這就是環(huán)氧樹脂填充術(shù)。環(huán)氧樹脂的CTE能和C4焊點(diǎn)匹配，能有效減小作用于C4結(jié)點(diǎn)的應(yīng)力，使用填充術(shù)后應(yīng)力能減少到原來的1/10。

為了避免倒裝芯片不能取下，通常會(huì)在電學(xué)測(cè)試后再施用環(huán)氧樹脂，也可在芯片與基座之間添加具有互連結(jié)構(gòu)適應(yīng)的聚合物介質(zhì)材料，消除兩者之間的應(yīng)力。

從BGA到MCM：封裝技術(shù)的演進(jìn)與實(shí)踐

球柵陣列（BGA）封裝

BGA的基座材料選擇很多，陶瓷或者塑料都行。制作的時(shí)候，會(huì)把共晶Sn/Pb焊料球植在基座的電極上，這樣就能和PCB上對(duì)應(yīng)的電極連接起來。

下圖為BGA的排列方式。

在小外型的表面貼裝上采用BGA，能獲得更多的管腳。高密度的BGA封裝管腳數(shù)多達(dá)2400個(gè)。BGA焊球間距常見的是1.016 mm、1.270mm或者1.524mm，對(duì)應(yīng)PGA100密耳的管腳間距。現(xiàn)在最新引入的BGA管殼焊料球間距能達(dá)到0.508mm，這可是20世紀(jì)90年代后期使用的最小BGA間距。

BGA在第二級(jí)裝配的時(shí)候，BGA組件能與其他表面貼組件一起放在印制電路板上，進(jìn)行焊料回流，形成互連。不僅能把BGA和現(xiàn)存的表面貼裝組件工藝集成在一起完成，還能降低裝配成本。

從行業(yè)最新動(dòng)態(tài)來看，隨著5G、人工智能等新興技術(shù)的發(fā)展，對(duì)高速、高頻信號(hào)傳輸?shù)囊笤絹碓礁?，BGA封裝憑借其良好的高頻性能，在這些領(lǐng)域的應(yīng)用前景十分廣闊，相關(guān)企業(yè)也在不斷研發(fā)新的材料和工藝，以進(jìn)一步提升BGA封裝的性能。

板上芯片（COB）工藝

80年代末誕生的板上芯片（COB）技術(shù)則在成本敏感領(lǐng)域開辟了新戰(zhàn)場(chǎng)。這項(xiàng)將裸芯片直接粘貼到PCB并引線鍵合的工藝，省去了傳統(tǒng)封裝的外殼成本，環(huán)氧樹脂覆蓋層更將芯片保護(hù)等級(jí)提升至IP67。

COB的基座通常就是印制電路板。COB法的工藝步驟其實(shí)不難理解，先用傳統(tǒng)的貼片工藝把芯片粘貼到基座上，再用前面講過的引線鍵合技術(shù)，把芯片上的壓點(diǎn)和基座上對(duì)應(yīng)的電極進(jìn)行電連接，最后直接用環(huán)氧樹脂覆蓋在芯片上。

COB法有個(gè)很大的優(yōu)勢(shì)，它用最少的工藝和設(shè)備變化，就能減少傳統(tǒng)的SMT和PIH封裝尺寸。在那些對(duì)尺寸和成本要求很高的領(lǐng)域，像圖像游戲卡和智能卡，COB法就越來越流行了。如今，隨著物聯(lián)網(wǎng)設(shè)備的普及，對(duì)小型化、低成本電子產(chǎn)品的需求不斷增加，COB工藝也在不斷優(yōu)化，以提高生產(chǎn)效率和產(chǎn)品可靠性，滿足市場(chǎng)的需求。

載帶式自動(dòng)鍵合（TAB）

在封裝自動(dòng)化進(jìn)程中，載帶式自動(dòng)鍵合（TAB）曾被視為“引線鍵合的終結(jié)者”。這項(xiàng)采用銅箔載帶、通過內(nèi)引腳（ILB）和外引腳（OLB）實(shí)現(xiàn)芯片級(jí)互聯(lián)的技術(shù)，在80年代末的DRAM市場(chǎng)中占據(jù)過30%份額。

TAB采用的是塑料帶作為芯片載體，帶子夾著兩層聚合物介質(zhì)膜，中間是薄銅箔。把薄銅箔刻蝕成和芯片壓點(diǎn)匹配的電極，這電極又分為含有黏附芯片凸點(diǎn)的內(nèi)電極鍵合區(qū)（ILB）和用于焊料黏附到電路板的外電極鍵合區(qū)（OLB）。

把芯片粘貼在ILB上后，用環(huán)氧樹脂把芯片覆蓋起來，再把帶子卷成卷，這樣在印制電路板進(jìn)行第二級(jí)裝配的時(shí)候就能用了。然而，設(shè)備成本高昂（單條載帶生產(chǎn)線投資超500萬美元）和良率瓶頸（早期ILB鍵合良率僅85%）使其逐漸退出主流。但TAB并未消失——日本東芝在2022年推出的汽車用LIDAR芯片中，采用預(yù)鍍銅載帶與激光焊接技術(shù)，將引腳間距壓縮至40μm，成功應(yīng)對(duì)自動(dòng)駕駛對(duì)毫米波雷達(dá)信號(hào)完整性的挑戰(zhàn)。

多芯片模塊（MCM）

從早期混合電路技術(shù)中脫胎而來的MCM，通過將CPU、存儲(chǔ)器、模擬芯片集成于陶瓷或有機(jī)基板，將模塊級(jí)密度提升至“單平方厘米百萬晶體管”量級(jí)。摩托羅拉在90年代末的PowerPC模塊中，采用MCM-C（陶瓷基板）方案，將三個(gè)芯片的互聯(lián)延遲降低至傳統(tǒng)PCB的1/10。而現(xiàn)代MCM已演變?yōu)?D封裝的基石——英特爾的Foveros技術(shù)通過硅中介層實(shí)現(xiàn)邏輯芯片與HBM內(nèi)存的垂直堆疊，2024年發(fā)布的Meteor Lake處理器更將MCM與EMIB（嵌入式多芯片互聯(lián)橋接）結(jié)合，使跨芯片通信帶寬達(dá)到1.6TB/s。

MCM封裝既能減小總封裝尺寸和重量，又能減小電路電阻和寄生電容，進(jìn)而增強(qiáng)集成電路的電性能。

在當(dāng)下，隨著人工智能、大數(shù)據(jù)等領(lǐng)域的快速發(fā)展，對(duì)高性能計(jì)算的需求日益增長(zhǎng)，MCM技術(shù)能夠?qū)⒍鄠€(gè)高性能芯片集成在一起，提高系統(tǒng)的整體性能，因此受到了越來越多的關(guān)注。許多科研機(jī)構(gòu)和企業(yè)都在加大研發(fā)投入，致力于開發(fā)更先進(jìn)的MCM封裝技術(shù)，以滿足未來高性能計(jì)算的需求。

晶圓級(jí)封裝

20世紀(jì)90年代末，晶圓級(jí)封裝（WLP）技術(shù)的誕生徹底改寫了芯片封裝的底層邏輯。這項(xiàng)將封裝工序前移至晶圓階段的創(chuàng)新，打破了"先切割芯片再封裝"的傳統(tǒng)范式——在硅晶圓尚未劃片前，便通過薄膜再分布（RDL）工藝將芯片壓點(diǎn)重新排布，直接在晶圓表面構(gòu)建出BGA焊球陣列。這種"先封裝后切割"的模式，不僅將封裝尺寸壓縮至芯片本體的1:1比例，更將測(cè)試、老化等后道工序整合至晶圓階段，使單顆芯片的制造成本降低40%以上。

晶圓級(jí)封裝得用到倒裝芯片的材料和工藝技術(shù)，它本質(zhì)上是以BGA技術(shù)為基礎(chǔ)改進(jìn)的cSP，也叫晶圓級(jí) - 芯片尺寸封裝（WLP - CSP）。晶圓級(jí)封裝有個(gè)關(guān)鍵難題，就是在芯片壓點(diǎn)細(xì)節(jié)距尺寸和第二級(jí)電路板裝配需要的粗節(jié)距尺寸之間的界面處，得開發(fā)出可靠的互連系統(tǒng)。一種常用的辦法是用薄膜涂層工藝，在芯片壓點(diǎn)和要黏附芯片的電路板上的較大尺寸壓點(diǎn)之間搭建起橋梁。BGA焊料球陣列就派上用場(chǎng)了，它能直接把芯片粘貼在第二級(jí)裝配電路板上。

說到這，就不得不提薄膜再分布工藝制成芯片和界面之間的互連流程了。

流程比較復(fù)雜，首先是WLP的起點(diǎn)，這時(shí)候已經(jīng)完成了前道工藝的所有步驟。接著涂敷第1層聚合物薄膜，還得進(jìn)行光刻。這聚合物薄膜可不簡(jiǎn)單，它能加強(qiáng)芯片的鈍化層，還能起到應(yīng)力緩沖的作用。最常用的就是光敏性聚酰亞胺，它是一種負(fù)性膠。然后是重布線層（RDL），這一步是為了對(duì)芯片的鋁壓點(diǎn)位置重新布局，讓新焊點(diǎn)區(qū)滿足焊料球最小間距的要求，還得讓新焊點(diǎn)區(qū)按照陣列排布。常見的RDL材料是電鍍銅，還得輔助以底層的鈦、銅濺射層。

接下來涂敷第2層聚合物薄膜，讓晶圓表面變得平坦，同時(shí)保護(hù)好RDL層。這第2層聚合物薄膜也得經(jīng)過光刻，開出新焊點(diǎn)區(qū)。之后就是淀積金屬層凸點(diǎn)下金屬層（UBM），制作工藝和RDL差不多。再然后就是植球環(huán)節(jié)，早期的焊料球是鉛錫合金，現(xiàn)在為了環(huán)保，都改用錫銀銅合金作為WLP的焊料球材料。

通過掩模版的開孔把焊料球放置在UBM上，最后把植球后的晶圓推進(jìn)回流爐進(jìn)行回流，讓焊料球融化后和UBM形成良好的浸潤結(jié)合。

凸點(diǎn)制作技術(shù)可是WLP工藝過程的關(guān)鍵工序，它得在晶圓的焊點(diǎn)區(qū)鋁電極上形成凸點(diǎn)。WLP制作凸點(diǎn)的方法有很多種，各有優(yōu)劣。在用之前，得好好琢磨琢磨，認(rèn)真選擇。在晶圓凸點(diǎn)制作里，金屬淀積的成本能占總成本的50%以上呢。而最常見的金屬淀積步驟就是UBM的淀積和凸點(diǎn)本身的淀積，一般采用電鍍工藝。

下圖列出了常規(guī)封裝的標(biāo)準(zhǔn)測(cè)試流程和圓片級(jí)封裝測(cè)試流程。

從這圖里能看出來，裝配和封裝工藝用晶圓級(jí)封裝就能實(shí)現(xiàn)，測(cè)試和老化也能在硅晶圓上進(jìn)行。因?yàn)榫A級(jí)封裝后芯片焊料凸點(diǎn)間距比硅片上壓點(diǎn)的間距大多了，所以測(cè)試用的探針卡就能變得更簡(jiǎn)單。而且晶圓級(jí)封裝的老煉篩選不用專門定制測(cè)試管座，還能減少一次中測(cè)。這樣一來，晶圓級(jí)封裝既提高了測(cè)試效率，又降低了測(cè)試成本。

晶圓級(jí)封裝的優(yōu)勢(shì)相當(dāng)明顯。在x和y維度上，它的管殼大小和芯片面積一樣，是最小最輕的集成電路封裝形式。在高度方向上，它能做到極薄型，第二級(jí)裝配后從電路板表面算起總高度小于1.0mm。

而且芯片面朝下的晶圓級(jí)封裝結(jié)構(gòu)，電路路徑短，寄生電感和電容小，能讓電學(xué)性能達(dá)到最優(yōu)。它還能和現(xiàn)有的表面貼裝技術(shù)兼容，使用標(biāo)準(zhǔn)的焊料球及球間距，減少了重復(fù)測(cè)試和集成電路塊的裝卸，從而降低了系統(tǒng)總成本。

現(xiàn)在，隨著電子產(chǎn)品向小型化、高性能、低成本方向發(fā)展，晶圓級(jí)封裝技術(shù)在5G通信、人工智能、物聯(lián)網(wǎng)等領(lǐng)域的應(yīng)用越來越廣泛，各大廠商都在不斷加大研發(fā)投入，提升晶圓級(jí)封裝的技術(shù)水平和生產(chǎn)效率，以滿足市場(chǎng)的需求。