文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文主要講述TSV尺寸效應(yīng)的互連線長(zhǎng)分布。

TSV的互連線長(zhǎng)分布

該模型通過曼哈頓幾何擴(kuò)展，將二維陣列的偏曼哈頓圓劃分策略延伸至三維曼哈頓球模型，實(shí)現(xiàn)對(duì)不同維度下互連資源的精準(zhǔn)估算。

1.忽略TSV尺寸效應(yīng)的互連線長(zhǎng)分布模型

對(duì)于二維集成電路，互連線長(zhǎng)分布可通過門單元間距與曼哈頓圓外圍單元數(shù)的比例關(guān)系推導(dǎo)。假設(shè)邏輯陣列劃分為模塊A、B、C，其I/O端口守恒關(guān)系可建立模塊間互連數(shù)的遞推公式。結(jié)合倫特定律的冪函數(shù)特性，可得出非相鄰模塊間互連線數(shù)的表達(dá)式。

進(jìn)一步采用半徑為l的偏曼哈頓圓劃分策略，其外圍單元數(shù)近似為2l，由此建立連接曼哈頓圓中心單元與其他單元且線長(zhǎng)為l的連線數(shù)目公式。通過疊加所有門單元的線長(zhǎng)分布，最終形成完整的二維系統(tǒng)線長(zhǎng)分布模型。

將曼哈頓幾何擴(kuò)展至三維空間時(shí)，曼哈頓球模型成為關(guān)鍵分析工具。

三維系統(tǒng)中模塊A、B、C包含的邏輯門數(shù)需考慮有源層堆疊數(shù)目與層間距比率因子。通過引入離散系數(shù)函數(shù)與沖激函數(shù)，可建立三維系統(tǒng)內(nèi)間距l(xiāng)的門單元對(duì)數(shù)目表達(dá)式。該模型將水平間距與垂直間距解耦，分別計(jì)算層內(nèi)與層間的互連貢獻(xiàn)，最終整合為三維線長(zhǎng)分布函數(shù)。值得注意的是，三維系統(tǒng)的總互連線數(shù)遵循倫特定律的預(yù)測(cè)值，通過歸一化系數(shù)確保模型與經(jīng)驗(yàn)定律的一致性。

最新行業(yè)研究表明，隨著TSV制造工藝的進(jìn)步，深寬比超過20:1的TSV結(jié)構(gòu)已實(shí)現(xiàn)商業(yè)化應(yīng)用，采用銅電鍍填充技術(shù)可有效降低寄生電阻。同時(shí)，三維集成電路的層間距優(yōu)化成為研究熱點(diǎn)，通過調(diào)整有源層堆疊密度與TSV分布，可在保證互連效率的同時(shí)降低熱應(yīng)力影響。例如，某領(lǐng)先半導(dǎo)體廠商在4層3D IC中采用動(dòng)態(tài)層間距調(diào)整策略，使最長(zhǎng)全局互連線縮短至二維方案的65%，系統(tǒng)延時(shí)降低約40%。這些進(jìn)展驗(yàn)證了三維互連模型在指導(dǎo)實(shí)際設(shè)計(jì)中的有效性，并為延續(xù)摩爾定律提供了關(guān)鍵技術(shù)支撐。

2.考慮TSV尺寸效應(yīng)的互連線長(zhǎng)分布模型

在三維集成電路設(shè)計(jì)中，TSV（硅通孔）的尺寸效應(yīng)已成為影響互連線長(zhǎng)分布的關(guān)鍵因素。

傳統(tǒng)線長(zhǎng)分布模型通過層間距參數(shù)r模擬TSV的垂直互連特性，但未充分考慮其物理尺寸對(duì)硅片面積的占用及由此引發(fā)的布局約束。

現(xiàn)代3D IC設(shè)計(jì)中，TSV尺寸效應(yīng)主要體現(xiàn)在三個(gè)方面：其一，隨著芯片間通信帶寬需求的提升，單位面積內(nèi)信號(hào)TSV的數(shù)量呈指數(shù)級(jí)增長(zhǎng)，國(guó)際半導(dǎo)體技術(shù)路線圖最新數(shù)據(jù)顯示，2025年先進(jìn)節(jié)點(diǎn)下TSV密度已突破500/mm2；其二，TSV的物理尺寸遠(yuǎn)超標(biāo)準(zhǔn)邏輯單元，以5nm工藝為例，典型信號(hào)TSV的橫向尺寸達(dá)2.5μm×2.5μm，約為標(biāo)準(zhǔn)單元（0.8μm×0.8μm）的9.8倍；其三，設(shè)計(jì)規(guī)則強(qiáng)制要求TSV區(qū)域與晶體管活性區(qū)完全隔離，導(dǎo)致布局階段需預(yù)留大量非功能區(qū)域。這些因素共同作用，使得TSV尺寸效應(yīng)對(duì)水平互連線長(zhǎng)分布的影響尤為顯著。

有研究人員提出的改進(jìn)模型通過引入門間距調(diào)整因子與TSV占用率參數(shù)，量化了硅片面積膨脹對(duì)線長(zhǎng)分布的擾動(dòng)。具體而言，考慮TSV尺寸效應(yīng)后，三維系統(tǒng)的總硅片面積A3D由二維基板面積A2D、信號(hào)TSV陣列面積ASTSV及電源/地TSV面積APGTSV共同構(gòu)成，其關(guān)系可表示為：

其中S為堆疊層數(shù)，TSV面積占比通過門面積比例與TSV密度參數(shù)動(dòng)態(tài)調(diào)整。該模型進(jìn)一步修正了單元對(duì)間距分布函數(shù)Mintra(l)，通過引入重疊規(guī)避因子OVR(l)精確刻畫TSV區(qū)域?qū)壿嬮T布局的約束效應(yīng)，使得水平互連線長(zhǎng)分布η(l)的表達(dá)式優(yōu)化為：

此處λ為衰減系數(shù)，r為層間距參數(shù)，Mintra(l)為單層內(nèi)有效門對(duì)數(shù)目。

實(shí)證分析表明，當(dāng)信號(hào)TSV與電源/地TSV數(shù)量各達(dá)1000個(gè)且寬度為5μm時(shí)，考慮尺寸效應(yīng)的模型預(yù)測(cè)全局互連線長(zhǎng)密度曲線較傳統(tǒng)模型出現(xiàn)顯著右移，中位線長(zhǎng)增加約18%，而短線（<50μm）數(shù)量減少12%，總體仍遵循倫特定律。進(jìn)一步參數(shù)掃描發(fā)現(xiàn)，TSV寬度每增加1μm，全局線長(zhǎng)中位數(shù)上升3.2%；當(dāng)TSV密度超過300/mm2時(shí)，線長(zhǎng)分布的長(zhǎng)尾效應(yīng)加劇，90百分位線長(zhǎng)增幅達(dá)25%。

當(dāng)前行業(yè)前沿進(jìn)展中，臺(tái)積電3DFabric技術(shù)已實(shí)現(xiàn)亞微米級(jí)TSV（0.6μm直徑）與混合鍵合（Hybrid Bonding）的集成，將TSV面積占用率降低至傳統(tǒng)方案的1/5。

同時(shí)，Cadence與Synopsys的最新EDA工具已嵌入TSV尺寸效應(yīng)感知的布局優(yōu)化引擎，通過機(jī)器學(xué)習(xí)預(yù)測(cè)TSV熱-機(jī)械應(yīng)力分布，動(dòng)態(tài)調(diào)整邏輯門排布，在保證可靠性的前提下將線長(zhǎng)膨脹控制在8%以內(nèi)。此外，IMEC研究團(tuán)隊(duì)開發(fā)的3D堆疊驗(yàn)證平臺(tái)已集成TSV密度與線長(zhǎng)分布的實(shí)時(shí)協(xié)同優(yōu)化功能，可在設(shè)計(jì)初期預(yù)測(cè)并緩解因TSV布局引發(fā)的互連延遲問題。這些技術(shù)突破表明，精確建模TSV尺寸效應(yīng)對(duì)實(shí)現(xiàn)高密度3D IC設(shè)計(jì)至關(guān)重要，未來隨著晶圓級(jí)異構(gòu)集成技術(shù)的演進(jìn)，該領(lǐng)域的研究將持續(xù)深化，為延續(xù)摩爾定律提供關(guān)鍵支撐。