Part.1

引言

工程師朋友們注意啦！今天要給大家安利一項(xiàng)FPGA領(lǐng)域的黑科技——西安智多晶微電子推出的LLCR（LVDS Local Clock Receiving）技術(shù)，使用本地PLL產(chǎn)生高速時(shí)鐘，通過(guò)相位跟蹤，對(duì)接收的LVDS信號(hào)進(jìn)行實(shí)時(shí)跟蹤，實(shí)現(xiàn)LVDS數(shù)據(jù)接收。

在PLL資源較少、多攝像頭、多通道ADC及車載顯示等需要高帶寬、低資源的應(yīng)用場(chǎng)景，LLCR技術(shù)通過(guò)單PLL動(dòng)態(tài)相位跟蹤，接收多路LVDS數(shù)據(jù)，省去隨路時(shí)鐘，最高節(jié)省50%以上時(shí)鐘資源。

Part.2

LLCR原理

LLCR是通過(guò)控制PLL進(jìn)行動(dòng)態(tài)相位調(diào)整實(shí)現(xiàn)對(duì)高速數(shù)據(jù)的跟蹤，通過(guò)對(duì)接收數(shù)據(jù)P端和N端數(shù)據(jù)是否滿足P=!N進(jìn)行判決，對(duì)PLL進(jìn)行增加或減少延遲操作，使PLL對(duì)應(yīng)輸出的時(shí)鐘跟隨接收數(shù)據(jù)，實(shí)現(xiàn)對(duì)LVDS數(shù)據(jù)的接收。

核心原理?：

?動(dòng)態(tài)相位跟蹤?：通過(guò)PLL的動(dòng)態(tài)相位調(diào)整功能，使本地產(chǎn)生的時(shí)鐘能實(shí)時(shí)追蹤輸入LVDS數(shù)據(jù)的相位變化

?智能邊界鎖定?：利用LVDS差分信號(hào)的P=!N特性，自動(dòng)尋找N端數(shù)據(jù)的右邊界作為穩(wěn)定采樣點(diǎn)

?資源優(yōu)化?：?jiǎn)蜳LL可接收多路非同源數(shù)據(jù)，相比傳統(tǒng)方案節(jié)省50%時(shí)鐘資源

技術(shù)亮點(diǎn)?：

?高帶寬?：最高可達(dá)900 Mbps穩(wěn)定傳輸

?多模式兼容?：適配X1/X2/X4/X5及7:1等多種數(shù)據(jù)傳輸比率

?強(qiáng)魯棒性?：支持鏈路中斷后自動(dòng)重新跟蹤恢復(fù)

較少資源消耗：FPGA資源約50 LUT

Part.3

LLCR關(guān)鍵技術(shù)實(shí)現(xiàn)

相位動(dòng)態(tài)調(diào)整機(jī)制：

PLL動(dòng)態(tài)相位調(diào)整，通過(guò)PHASE_SEL[1:0]、PHASEDIR、PHASESTEP控制信號(hào)實(shí)現(xiàn)：

相位選擇?：可動(dòng)態(tài)切換PLL的CLKOP/CLKOS/CLKOS2/CLKOS3四路輸出時(shí)鐘

?方向控制?：PHASEDIR=0增加延遲，PHASEDIR=1減少延遲

?步進(jìn)調(diào)節(jié)?：每個(gè)PHASESTEP脈沖實(shí)現(xiàn)VCO相位的1/(8*FVCO)微調(diào)

智能數(shù)據(jù)判決系統(tǒng)：

邊界檢測(cè)?：通過(guò)xsIDDRSA模塊將串行數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)后，實(shí)時(shí)檢測(cè)P/N端信號(hào)關(guān)系

?動(dòng)態(tài)補(bǔ)償?：當(dāng)P=!N時(shí)增加延遲，不滿足時(shí)減少延遲，使時(shí)鐘穩(wěn)定在N端右邊界

?抗干擾設(shè)計(jì)?：采用統(tǒng)計(jì)計(jì)數(shù)方式判定信號(hào)狀態(tài)，避免瞬時(shí)干擾導(dǎo)致誤判

Part.4

典型應(yīng)用場(chǎng)景

（1）LLCR跟蹤一路數(shù)據(jù)

發(fā)送板卡發(fā)送LVDS 7:1數(shù)據(jù)，1路隨路時(shí)鐘和8路數(shù)據(jù)信號(hào)。接收端使用本地時(shí)鐘產(chǎn)生高速時(shí)鐘，通過(guò)LLCR IP跟蹤數(shù)據(jù)，接收數(shù)據(jù)。

LVDS的隨路時(shí)鐘信號(hào)（黃色）和本地PLL產(chǎn)生信號(hào)（紫色），由于兩個(gè)時(shí)鐘不同源，兩個(gè)時(shí)鐘存在頻偏和相位抖動(dòng)等問(wèn)題，隨路信號(hào)（黃色）穩(wěn)定時(shí)，本地PLL產(chǎn)生信號(hào)（紫色）隨機(jī)抖動(dòng)，兩個(gè)信號(hào)無(wú)法同步，無(wú)法進(jìn)行LVDS接收。

開(kāi)啟LLCR功能后，隨路時(shí)鐘信號(hào)（黃色）和LLCR控制PLL產(chǎn)生的本地信號(hào)（紫色）保持同步，解決兩個(gè)時(shí)鐘存在頻偏和相位抖動(dòng)等問(wèn)題，可以完成LVDS接收。

（2）LLCR功能擴(kuò)展

LLCR同時(shí)可以作為時(shí)鐘控制模塊配合LVDS接收模塊一起使用，對(duì)接收的LVDS數(shù)據(jù)進(jìn)行延遲調(diào)整。LLCR僅對(duì)隨路時(shí)鐘進(jìn)行接收，根據(jù)隨路時(shí)鐘對(duì)本地產(chǎn)生的PLL輸出高速時(shí)鐘進(jìn)行調(diào)整，將本地產(chǎn)生高速時(shí)鐘連接LVDS 1：7模塊，通過(guò)LVDS 1：7模塊將串行高速數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)。在保留LLCR本地時(shí)鐘跟隨的功能下，可以對(duì)LVDS接收模塊數(shù)據(jù)單獨(dú)延遲，極大豐富了LLCR的功能。

（3）LLCR跟蹤兩路數(shù)據(jù)

發(fā)送板卡發(fā)送LVDS 7:1數(shù)據(jù)，1路低速時(shí)鐘和4路數(shù)據(jù)信號(hào)，和不同源的1路低速時(shí)鐘和4路數(shù)據(jù)信號(hào)，共兩組LVDS。

接收端均使用本地時(shí)鐘上PLL產(chǎn)生CLKOS和CLKOS2兩路高速時(shí)鐘，使用兩個(gè)LLCR分別跟蹤兩組數(shù)據(jù)，通過(guò)MUX模塊將兩組PLL控制信號(hào)組合。作用于PLL對(duì)輸出的兩路高速時(shí)鐘相位進(jìn)行調(diào)整，僅使用一個(gè)PLL接收兩組不同源的LVDS數(shù)據(jù)，PLL資源減少50%。

Part.5

結(jié)論

LLCR技術(shù)在FPGA的LVDS接收中減少PLL資源提供支持，本文基于西安智多晶微電子有限公司提供的《UG00079_LLCR_IP用戶指南》文檔編寫(xiě)，可在智多晶微電子有限公司官網(wǎng)進(jìn)行查閱。希望本文能對(duì)您在FPGA設(shè)計(jì)和開(kāi)發(fā)中有所幫助。對(duì)LLCR在FPGA中的使用有疑問(wèn)，歡迎咨詢西安智多晶微電子有限公司的技術(shù)支持團(tuán)隊(duì)！