人工智能（AI）與機器學習（ML）工作負載（尤其是大語言模型）的指數(shù)級增長，正推動高性能計算和AI數(shù)據(jù)中心架構發(fā)生范式轉變。對大規(guī)模實時推理與訓練的需求，不斷推動計算和互連技術突破極限。隨著模型規(guī)模和參數(shù)量每四到六個月翻一番，底層基礎設施既要提供海量計算吞吐量，還需在數(shù)千個加速器之間實現(xiàn)超大的帶寬和低延遲的數(shù)據(jù)傳輸。

本文從技術層面探討了在下一代SoC中實現(xiàn)1.6 Tbps端口級無縫互操作性所面臨的系統(tǒng)級挑戰(zhàn)及應對之策，重點分析了224G串并轉換器（SerDes）的作用、新興的互連協(xié)議，并解釋了在密集、高速環(huán)境中信號完整性和電源完整性的關鍵作用。

互連挑戰(zhàn)：縱向擴展與橫向擴展

工作負載需求

諸如Llama 3之類的最新大語言模型（LLM），在預訓練階段需占用高達700 TB的內(nèi)存，動用16,000個加速器。單塊GPU或單個加速器顯然力不從心，必須依賴數(shù)萬臺設備組成緊密耦合的集群方能滿足需求。這種體量和規(guī)模對網(wǎng)絡架構提出了嚴峻考驗，既要支持縱向擴展（機架內(nèi)部，低延遲）的拓撲結構，又要兼顧橫向擴展（機架之間，高帶寬）的布局需求。

協(xié)議的演進

為滿足這些需求，一些新的協(xié)議應運而生：

超以太網(wǎng)聯(lián)盟（UEC）：專為橫向擴展設計，支持多達100萬個節(jié)點，提供高帶寬、低延遲且不綁定供應商的鏈路。

超加速器鏈路（UAL）：以縱向擴展為目標，可實現(xiàn)多達1024個加速器的高速、低延遲連接，并支持內(nèi)存共享和設備直連（D2D）通信。

這兩種協(xié)議均基于新一代物理層技術：224G SerDes。

▲圖1 采用1.6T超以太網(wǎng)和UALink的AI擴展架構

224G SerDes：1.6 Tbps/800Gbps端口的基石

標準和規(guī)范

為確保224G SerDes解決方案在全行業(yè)范圍內(nèi)實現(xiàn)互聯(lián)互通且穩(wěn)定可靠，IEEE、OIF等標準組織正積極制定全面的電氣規(guī)范和長距離（LR）規(guī)范，預計將于2025年完成審定。此外，超以太網(wǎng)1.0版本規(guī)范已于近期發(fā)布，UALink 200G規(guī)范也在今年早些時候正式亮相。這些標準意義重大，提供了一套通用框架，能讓不同廠商的組件得以無縫協(xié)同，從而進一步推動當今數(shù)據(jù)中心基礎設施的快速部署和擴展。

信道與信號完整性

在224G速率下，奈奎斯特頻率相比112G的時候提高了一倍，使得信道損耗與串擾的影響顯著增加。在這樣的高頻環(huán)境下，信號路徑中的每一個元素，包括PCB走線、連接器和封裝等，都會造成更大的損耗。例如，32 AWG雙軸電纜在56 GHz時的插入損耗可達約14 dB/m，而典型系統(tǒng)中的總信道損耗更是動輒達到40-50 dB。這種衰減幅度讓基于PCB的傳統(tǒng)布線方式捉襟見肘，難以滿足眾多高速鏈路的需求，因此推動行業(yè)采用更加先進的材料和改良的連接器設計，并引入飛線電纜等替代方案，以力保信號完整性。

SerDes接收器需要均衡和DSP

在224G速率下維持穩(wěn)定的數(shù)據(jù)傳輸，需要借助先進的數(shù)字信號處理（DSP）和均衡技術來補償嚴重的信道損耗。當前的SerDes架構包含以下組件：

高帶寬模擬前端（AFE）

低噪聲模數(shù)轉換器（ADC）

高性能前饋與決策反饋均衡（FFE/DFE）

最大似然序列檢測（MLSD）

這些接收器模塊協(xié)同發(fā)力，即便在復雜環(huán)境中也能確保眼圖張開且誤碼率（BER）處于較低水平，前向糾錯（FEC）前的誤碼率目標比1E-4還要低幾個數(shù)量級。DSP必須具備靈活的適應性，以支持短距離（芯片到模塊）和長距離（背板、飛線或光鏈路）信道。

224Gbps速率下的架構需求和DSP升級

在更高的速率水平下，SerDes架構中的每個模塊都需提質增效。模擬前端（AFE）需要更高的帶寬，模數(shù)轉換器（ADC）則必須實現(xiàn)更低的噪聲性能。由于單位間隔（UI）縮短，鎖相環(huán)（PLL）的抖動容限變得愈發(fā)嚴苛；而DSP必須提供強大的均衡能力來補償45 dB的信道損耗，通常需借助最大似然序列檢測（MLSD）等先進技術來實現(xiàn)。重要的是，即便交換機和加速器集成了200多條SerDes信道，性能上的改進也不能以功耗的同步增加為代價。

▲圖2 在ISSCC 2024大會上探討了新思科技224G架構的進展。

系統(tǒng)級仿真在提升互操作性方面的作用

在硬件就緒前，系統(tǒng)開發(fā)者需依靠全面的仿真環(huán)境來預測和優(yōu)化性能。這些仿真需要對整個信號路徑進行建模，包括：

發(fā)射器IBIS-AMI模型

完整的封裝提取，涵蓋數(shù)百條信道的近端與遠端串擾

互連建模，涉及PCB走線、連接器、飛線電纜乃至光鏈路

接收器IBIS-AMI模型

仿真環(huán)境使開發(fā)者能夠評估信號完整性、串擾以及多信道同時切換所帶來的影響。通過構建一個從發(fā)射器到接收器（包含所有中間互連環(huán)節(jié)）的虛擬系統(tǒng)，開發(fā)者能夠預測接收器能否獲得張開的眼圖及可接受的誤碼率（BER）

▲圖3 為確保224Gbps信號通過互連鏈路（如封裝、PCB、連接器、背板等）從發(fā)射端（TX）到接收端（RX）實現(xiàn)無差錯傳輸，必須進行信號完整性（SI）分析。

從仿真到芯片互操作的關鍵指標與裕量分析

一項核心指標是前向糾錯（FEC）前的誤碼率（BER），其規(guī)范要求通常要高于1E-4。然而，穩(wěn)健的系統(tǒng)設計需要在工藝、電壓和溫度（PVT）變化范圍內(nèi)保留裕量。仿真還需評估前向糾錯（FEC）的實際效能，通過對比所有PVT極端條件下的FEC前與FEC后誤碼率，確保系統(tǒng)在最壞情況下仍能可靠運行。

硬件驗證與信道特征分析

當芯片就緒后，需結合實際硬件對模型進行驗證。例如，對于224G SerDes，需使用實際芯片、互連鏈路和電纜，對損耗達40–45 dB的系統(tǒng)信道進行特征分析。同時測量近端與遠端串擾，并將結果與仿真預測值對比，以閉環(huán)驗證模型的準確性。

▲圖4 在SI分析中，應使用PHY SI模型（包括TX/RX IBIS-AMI、芯片S參數(shù)）和互連模型（優(yōu)選S參數(shù)格式）。

SerDes的性能無法孤立評估。必須通盤考量整個系統(tǒng)，包括互連鏈路、電纜、連接器、封裝和PCB。

要在高性能計算（HPC）環(huán)境中正常運行，僅按照IEEE或OIF規(guī)范設計SerDes，并依據(jù)電氣規(guī)范來測試發(fā)送端（TX）的合規(guī)性或接收端（RX）抖動容限（JTOL）顯然遠遠不夠。SerDes需要與生態(tài)系統(tǒng)供應商通力協(xié)作，為系統(tǒng)集成商提供經(jīng)過預先測試和驗證的解決方案，確保組件部署到機架并形成連接后能夠實現(xiàn)無縫集成。例如，與高密度電纜組件、OSFP可插拔模塊、1-2米直連銅纜（DAC）、來自不同廠商的近芯片NPC、CPC組件（損耗達45-50 dB）進行互操作性測試，可為機架內(nèi)部及機架間連接路徑的真實場景系統(tǒng)驗證奠定堅實基礎。這些互操作性測試可確認SerDes與互連鏈路、封裝、PCB形成的端到端信道能夠協(xié)同運轉，從而在HPC系統(tǒng)中達到所需性能。

▲圖5 采用224G SerDes的C2M VSR與LR機架到機架連接

展望未來：448G及以上速率

隨著行業(yè)將目光投向224G之外，向448G SerDes的過渡已悄然啟動。這一跨越式升級不僅需要將數(shù)據(jù)速率提升一倍，更需重新構思調(diào)制方案與信道定義，以應對新頻率下特有的挑戰(zhàn)。

調(diào)制方式和信道演進

銅互連：對于448G銅介質傳輸，行業(yè)正逐步采用PAM-6調(diào)制方式，奈奎斯特頻率約為86.7 GHz。OIF和IEEE等標準組織正積極為短距離、中距離和長距離應用制定新的信道規(guī)范，以確保在各類部署場景下實現(xiàn)穩(wěn)定性能。

光鏈路：在光信道中，PAM-4調(diào)制憑借經(jīng)實踐檢驗的高頻性能和信號完整性（奈奎斯特頻率約為112 GHz），預計仍將作為標準方案，能夠在滿足更高數(shù)據(jù)速率需求的同時，兼顧光組件設計與部署的實際可行性。

光信道特性將決定PHY調(diào)制方式與復雜度，反之亦然。

▲圖6 具有互操作性互連拓撲的448G系統(tǒng)

向448G的演進，將全方位加碼對系統(tǒng)各環(huán)節(jié)的要求，從先進材料、連接器技術，到更為復雜的DSP與均衡技術，都要更進一步。電力傳輸、散熱管理與系統(tǒng)集成領域也都需要推陳出新，才能在更高的速率下維系信號完整性與能效水平。

結語

在下一代HPC和AI/ML SoC中實現(xiàn)1.6 Tbps的無縫互操作，是一項復雜的跨學科挑戰(zhàn)，遠超SerDes設計的范疇。要取得成功，需依賴以下幾個方面：

創(chuàng)新的SerDes架構：集成先進的均衡技術、自適應DSP和高能效設計，以攻克信道損耗嚴重的難題。

高性能互連：綜合運用銅介質和光技術，同時密切關注整個系統(tǒng)的信號完整性與電源完整性。

全面的系統(tǒng)建模與驗證：采用嚴謹?shù)姆抡婧陀布炞C手段，確保系統(tǒng)在各種條件下都能穩(wěn)定運行。

生態(tài)系統(tǒng)協(xié)作：在芯片、封裝、互連和系統(tǒng)集成等領域建立緊密合作關系，以加速推進創(chuàng)新與部署進程。

隨著224G SerDes解決方案投入量產(chǎn)，448G技術也已嶄露頭角，行業(yè)已具備充分條件，能夠為下一代AI和HPC的發(fā)展提供所需的帶寬、可擴展性與可靠性。為在今后取得持續(xù)的進步，不僅要依靠整體的系統(tǒng)工程設計、健全的標準制定，還有秉持對互操作性的不懈追求。唯有如此，才能確保未來的數(shù)據(jù)中心能夠跟上人工智能和高性能計算不斷增長的需求。

新思科技224G PHY IP可滿足高性能數(shù)據(jù)中心應用日益增長的高帶寬和低延遲需求，憑借先進的設計、分析、仿真和測量技術，具備優(yōu)越的信號完整性和抖動性能，不僅超出IEEE 802.3和OIF標準的電氣規(guī)范要求，而且支持UALink 200G協(xié)議。