LMK04832-SP 是一款高性能時鐘調節(jié)器，支持 JEDEC JESD204B，適用于太空應用。

PLL2的14個時鐘輸出可配置為使用器件和SYSREF時鐘驅動7個JESD204B轉換器或其他邏輯器件。SYSREF 可以使用直流和交流耦合提供。不僅限于JESD204B應用，14 個輸出中的每一個都可以單獨配置為傳統(tǒng)時鐘系統(tǒng)的高性能輸出。

LMK04832-SP 可配置為在雙 PLL、單 PLL 或時鐘分配模式下運行，無論是否具有 SYSREF 生成或重新時鐘。PLL2 可以與內部或外部 VCO 一起工作。
*附件：lmk04832-sp.pdf

高性能與在功耗和性能之間權衡的能力、雙 VCO、動態(tài)數(shù)字延遲和保持等功能相結合，使 LMK04832-SP 能夠提供靈活的高性能時鐘樹。

LMK04832-SP 采用 10.9 mm × 10.9 mm 64 引腳 CFP 封裝。

特性

• 貼片 #5962R1723701VXC
  • 總電離劑量 100 krad（不含 ELDRS）
  • SEL 免疫 >120 MeV × cm ^2^ /毫克
  • SEFI 免疫 >120 MeV × cm ^2^ /毫克
• 最大時鐘輸出頻率：3255 MHz
• 多模：雙 PLL、單 PLL 和時鐘分配
• 6 GHz 外部 VCO 或分配輸入
• 超低噪聲，2500 MHz：
  • 54 fs RMS 抖動（12 kHz 至 20 MHz）
  • 64 fs RMS 抖動（100 Hz 至 20 MHz）
  • –157.6 dBc/Hz 本底噪聲
• 超低噪聲，3200 MHz：
  • 61 fs RMS 抖動（12 kHz 至 20 MHz）
  • 67 fs RMS 抖動（100 Hz 至 100 MHz）
  • –156.5 dBc/Hz 本底噪聲
• PLL2
  • PLL FOM 為 –230 dBc/Hz
  • PLL 1/f 為 –128 dBc/Hz
  • 相位檢測器速率高達 320 MHz
  • 兩個集成VCO：2440至2600 MHz和2945至3255 MHz
• 多達 14 個差分器件時鐘
  • CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可編程輸出
• 多達 1 個緩沖 VCXO/XO 輸出
  • LVPECL、LVDS、2xLVCMOS 可編程
• 1-1023 CLKout分頻器
• 1-8191 SYSREF 分頻器
• SYSREF時鐘的25 ps步進模擬延遲
• 器件時鐘和SYSREF的數(shù)字延遲和動態(tài)數(shù)字延遲
• PLL1 的保持模式
• PLL1 或 PLL2 的 0 延遲
• 環(huán)境溫度范圍：–55 °C 至 125 °C

參數(shù)

方框圖

?1. 產(chǎn)品概述?
LMK04832-SP 是一款航天級超低噪聲 JESD204B 雙環(huán)路時鐘抖動消除器，適用于高可靠性空間應用（如通信載荷、雷達成像等）。關鍵特性包括：

• ?輻射硬化?：總電離劑量 100 krad（ELDRS-free），抗 SEL/SEFI（>120 MeV·cm2/mg）。
• ?高性能時鐘?：最大輸出頻率 3255 MHz，支持雙 PLL、單 PLL 或時鐘分配模式。
• ?超低抖動?：2500 MHz 下 RMS 抖動低至 54 fs（12 kHz–20 MHz）。
• ?多格式輸出?：14 路差分時鐘輸出，支持 CML/LVPECL/LVDS/HSDS/LVCMOS 等可編程格式。

?2. 核心功能?

• ?雙 PLL 架構?：
  • ?PLL1?：外部 VCXO 參考，窄帶寬（10–200 Hz）用于低頻噪聲清理。
  • ?PLL2?：內部雙 VCO（2440–2600 MHz 和 2945–3255 MHz），寬帶寬（50–200 kHz）優(yōu)化高頻性能。
• ?JESD204B 支持?：可配置 7 對設備時鐘/SYSREF 輸出，支持確定性延遲和同步。
• ?0 延遲模式?：嵌套或級聯(lián)架構確保輸入/輸出時鐘相位對齊。
• ?冗余輸入與保持模式?：支持 3 路參考時鐘輸入切換，在參考丟失時保持頻率穩(wěn)定（±0.71 ppm 典型精度）。

?3. 關鍵參數(shù)?

• ?電氣特性?：
  • 工作電壓：3.3 V ±5%（-55°C 至 125°C）。
  • 功耗：典型 780 mA（全功能模式）。
  • 相位噪聲：-230 dBc/Hz PLL FOM（PLL2）。
• ?封裝?：64 引腳陶瓷扁平封裝（10.9 mm × 10.9 mm），帶金屬蓋密封。

?4. 應用設計?

• ?時鐘分配?：支持外部 VCO（6 GHz 輸入）或內部 VCO 模式。
• ?同步控制?：SYNC/SYSREF 路徑支持脈沖、連續(xù)或請求模式，滿足 JESD204B 初始化需求。
• ?動態(tài)延遲調整?：數(shù)字延遲（8–1023 周期步進）和模擬延遲（21 ps 步進）優(yōu)化時序對齊。

?5. 開發(fā)支持?

• ?工具鏈?：TI 提供 Clock Architect（頻率規(guī)劃）、PLLatinum Sim（環(huán)路濾波設計）、TICS Pro（寄存器配置）。
• ?輻射認證?：通過 MIL-STD-883 總劑量測試和 JEDEC57 SEE 驗證。

?6. 典型應用場景?

• ?雷達/衛(wèi)星通信?：低抖動時鐘樹驅動 ADC/DAC 和 FPGA。
• ?數(shù)據(jù)轉換系統(tǒng)?：JESD204B 接口的確定性延遲管理。