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如何用半加器實(shí)現(xiàn)全加器?

ss ? 作者:工程師譚軍 ? 2018-07-25 14:52 ? 次閱讀
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實(shí)際上,一個(gè)完整的加法器的輸入端有3個(gè):A、B和低位的進(jìn)位結(jié)果CI。

全加器(Full Adder)

如何用半加器實(shí)現(xiàn)全加器?

這個(gè)全加器相當(dāng)于是計(jì)算3個(gè)位(A、B、CI)的和。因此,其最終的“和輸出”為三個(gè)數(shù)的異或。進(jìn)位輸出的規(guī)律為:3個(gè)數(shù)中如果有2個(gè)或者以上的數(shù)為1時(shí),“進(jìn)位”位就為1.

全加器真值表

如何用半加器實(shí)現(xiàn)全加器?

為了實(shí)現(xiàn)這個(gè)功能,可以使用兩個(gè)半加器:

如何用半加器實(shí)現(xiàn)全加器?

這個(gè)一位的全加器應(yīng)用于個(gè)位時(shí),需要將進(jìn)位輸出接到地,即置為0:

如何用半加器實(shí)現(xiàn)全加器?

將多個(gè)“一位全加器”級(jí)聯(lián)起來,可以變成“多位全加器”,上一個(gè)全加器的“進(jìn)位輸出”連到下一個(gè)全加器的“進(jìn)位輸入”。比如8位全加器如下:

如何用半加器實(shí)現(xiàn)全加器?

可以簡化為:

如何用半加器實(shí)現(xiàn)全加器?

或者:

如何用半加器實(shí)現(xiàn)全加器?

同樣的,可以將兩個(gè)8位全加器級(jí)聯(lián)起來,變成一個(gè)16位的全加器:

如何用半加器實(shí)現(xiàn)全加器?

最后:你可能會(huì)問:“計(jì)算機(jī)真的是以這種方式把數(shù)字加起來的嗎?”

基本上是這樣的,但不完全是。

首先,加法器應(yīng)該做得更快。如果你明白這個(gè)電路是如何工作的,你會(huì)看到最低位相加產(chǎn)生的進(jìn)位作為下一列數(shù)相加的一個(gè)輸入,而第3列的加法又等著第2列加法的進(jìn)位,依此類推。加法器總體的速度等于加數(shù)的位數(shù)乘以單個(gè)全加器的速度。這種進(jìn)位方式稱為行波進(jìn)位。

更快的加法器使用稱為先行進(jìn)位的加法電路,從而加快了加法進(jìn)程。

第二(但是十分重要),計(jì)算機(jī)再也不用繼電器了!盡管它們曾經(jīng)用過。建于2 0世紀(jì)3 0年代初的第一批數(shù)字計(jì)算機(jī)使用繼電器,后來又用了真空管。現(xiàn)代計(jì)算機(jī)用晶體管。當(dāng)用在計(jì)算機(jī)中時(shí),晶體管和繼電器的功能差不多,但是晶體管速度更快,體積更小,更安靜,更省電,而且還便宜不少。構(gòu)造一個(gè)8位加法器仍然需要1 4 4個(gè)晶體管(如果采用先行進(jìn)位,則需要更多),但整體電路的體積卻小多了。

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    請用Verilog分別<b class='flag-5'>實(shí)現(xiàn)</b>1位<b class='flag-5'>半</b><b class='flag-5'>加</b><b class='flag-5'>器</b>和1位<b class='flag-5'>全加器</b>

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