來源：數(shù)字積木

概述

AD9528是一款雙級PLL，集成JESD204B SYSREF發(fā)生器，可用于多器件同步。

AD9528產(chǎn)生最高頻率為1.25 GHz的六路輸出（輸出0至輸出3、輸出12和輸出13），以及最大頻率高達(dá)1 GHz的八路輸出。每一路輸出均可配置為直接從PLL1、PLL2或內(nèi)部SYSREF發(fā)生器輸出。14路輸出通道的每一路都包含一個帶數(shù)字相位粗調(diào)功能的分頻器，以及一個模擬微調(diào)相位延遲模塊，允許全部14路輸出具有時序?qū)R的高度靈活性。AD9528還可用作靈活的雙通道輸入緩沖器，以便實(shí)現(xiàn)14路器件時鐘和/或SYSREF信號的分配。啟動時，AD9528直接向輸出12和輸出13發(fā)送VCXO信號，用作啟動就緒時鐘。

時鐘分配器由14個獨(dú)立通道（OUT0到OUT13）組成。每個通道輸出的輸入頻率源可選擇為PLL1輸出、PLL2輸出或SYSREF。如圖32所示，每個輸出通道還包括一個專用8位分頻器、兩個專用相位延遲元件和一個輸出驅(qū)動器。

以下是根據(jù)通道配置的不同而產(chǎn)生的各種通道限制：

所有通道均支持模擬精細(xì)延遲，與所選輸入頻率源無關(guān)

僅當(dāng)使用通道分頻器時，才支持?jǐn)?shù)字粗延遲。當(dāng)SYSREF用作頻率源時，必須通過通道分頻器的輸出對信號進(jìn)行重新計時，才能使用數(shù)字粗延遲

輸出通道同步通過寄存器 0x032A 第0位的輸出信號來同步復(fù)位8位通道分頻器來實(shí)現(xiàn)。因此，必須使用8位分頻器路徑來支持同步。如果SYSREF是輸出的頻率源，則必須由通道分頻器的輸出時鐘對SYSREF信號進(jìn)行重采樣以實(shí)現(xiàn)同步。

時鐘分頻

輸出時鐘分布分頻器被稱作D0到D13，分別對應(yīng)于輸出通道OUT0至OUT13。每個分頻器均可編程設(shè)置，精度為8位，相當(dāng)于1到256之間的任意數(shù)值。分頻器的占空比校正設(shè)置為提供標(biāo)稱50%的占空比，即使進(jìn)行奇數(shù)分頻也是如此。請注意，在更改分頻值后必須發(fā)出同步輸出命令，以確保在通道輸出處產(chǎn)生預(yù)期的分頻比的時鐘。

數(shù)字粗延遲

AD9528芯片支持通過已 VCXO分頻器輸出頻率的半周期為增量，實(shí)現(xiàn)0到63個步進(jìn)（6位）的可編程相位偏移。

需要注意的是，在完成新相位偏移值的編程后，必須發(fā)出同步輸出指令才能確保目標(biāo)相位偏移值準(zhǔn)確出現(xiàn)在通道輸出端。具體操作流程是：先編程設(shè)定新相位偏移值，再通過寄存器0x032A的第0位發(fā)送同步指令。在同步指令激活期間，所有輸出功能將暫時禁用，除非通道被設(shè)置為忽略同步指令。各通道的同步忽略控制則由寄存器0x032B和寄存器0x032C共同控制。

模擬精密延遲

每個通道均配備一個4位精密模擬延遲模塊，其延遲步長顯著小于 VCXO分頻器輸出頻率的半周期。當(dāng)四個延遲位均為0000時，各通道的精密模擬延遲使能位將激活微調(diào)延遲路徑，此時最小插入延遲約為425皮秒。若將所有延遲位設(shè)為1111，則會額外增加496皮秒的延遲量。該精密延遲模塊的平均分辨率步長約為31皮秒。

輸出通道斷電

每個輸出通道通過寄存器0x0501和寄存器0x0502進(jìn)行獨(dú)立的斷電控制。當(dāng)每個通道被斷電時，設(shè)備總功率隨之降低，保持輸出靜止，直到用戶準(zhǔn)備禁用該通道的斷電控制。此外，寄存器0x0503和寄存器0x0504還通過LDO斷電控制為每個通道輸出提供額外的節(jié)能功能。

輸出驅(qū)動

每個通道及其對應(yīng)的輸出驅(qū)動器都配備專用內(nèi)部低壓差穩(wěn)壓器（LDO），可同時為通道和驅(qū)動器供電。等效的輸出驅(qū)動電路設(shè)計如圖33和圖34所示。該設(shè)計支持通用外部100 ?差分電阻，適用于HSTL和LVDS兩種驅(qū)動模式。在LVDS模式下，3.5 mA電流會在100 ?負(fù)載電阻上產(chǎn)生350 mV峰值電壓；LVDS升壓模式下，4.5 mA電流則會在同一電阻上形成450 mV峰值電壓。同理，在HSTL模式中，9 mA電流同樣會在100 ?負(fù)載電阻上產(chǎn)生900 mV峰值電壓。

時鐘分配同步

圖35展示了時鐘分配同步功能的框圖。同步功能通過邊沿對齊技術(shù)實(shí)現(xiàn)所有輸出信號的同步，或在輸出邊沿之間施加所需的相位偏移。當(dāng)鎖相環(huán)2（PLL2）首次在上電或復(fù)位后完成鎖定時，系統(tǒng)會自動啟動通道分頻器的同步機(jī)制。后續(xù)的鎖定與解鎖操作不會觸發(fā)重新同步，除非設(shè)備處于斷電或復(fù)位狀態(tài)。

當(dāng)寄存器0x032A第0位的同步輸出位處于激活狀態(tài)時，所有輸出將被暫時禁用，除非通道被編程為忽略同步輸出命令。每個通道對同步命令的忽略控制由寄存器0x032B和寄存器0x032C控制。

使用同步輸出位同步輸出時，應(yīng)首先設(shè)置該位，然后將其清除。同步事件是清除操作（即該位的邏輯1到邏輯0的轉(zhuǎn)換）。當(dāng)PLL2就緒時，通道分頻器彼此自動同步 。

在正常工作狀態(tài)下，通道的相位偏移參數(shù)會在AD9528開始輸出信號前，通過SPI/I2C接口完成預(yù)設(shè)。雖然分頻器運(yùn)行時無法調(diào)整數(shù)字粗相位偏移量，但無需關(guān)閉PLL1和PLL2即可實(shí)現(xiàn)所有輸出信號間的相對相位調(diào)節(jié)。具體操作是：首先通過時鐘分配寄存器的[5：0]位設(shè)置新相位偏移參數(shù)，隨后利用同步輸出寄存器（寄存器0x032A的第0位）發(fā)出輸出同步指令。

通道輸出選擇

輸出通道寄存器控制如下表：

有效的配置輸出如下列表：

配置SYSREF輸出重定時時鐘時，對重定時時鐘的選擇一般遵循如下原則，原則的重定時的時鐘和對應(yīng)輸出通道的選擇時鐘源一致。如對應(yīng)時鐘通道的時鐘源為PLL1（VCXO）輸出，則SYSREF輸出重定時時鐘同樣選擇為PLL1（VCXO）輸出 。

注意 ： 配置為SYSREF輸出時 ， SYSREF輸出信號跳過時鐘重采樣 ,需要在 0X032D-0X032E 寄存器中，將對應(yīng)通道的 SYSREF 重采樣設(shè)置為bypassed （跳過）模式。一般不使用該模式。