研報顯示

2024年全球PCB市場增速接近6.0%，其中HDI板及18層以上多層板成為增長最快的品類，增速超過15%，主要得益于AI服務器、高端通信設(shè)備及消費電子等下游需求的強勁拉動。

隨著PCB信號速率和工作頻率的持續(xù)提升，印制電路板正朝著多層化、高密度化的方向發(fā)展。選擇合適的基材并設(shè)計出滿足信號完整性（SI）要求的疊層結(jié)構(gòu)，已成為高速電路設(shè)計中的關(guān)鍵環(huán)節(jié)。

PCB改版是研發(fā)過程中最不希望出現(xiàn)的情況之一，而材料選擇不當或疊層設(shè)計不合理，正是導致改版最常見的原因之一。

如何才能減少或者避免因為疊層原因造成的改版？

其最大挑戰(zhàn)在于如何跨越“PCB工廠阻抗經(jīng)驗修正”這一鴻溝，實現(xiàn)對疊層結(jié)構(gòu)在阻抗和插入損耗方面的高精度仿真。

目前，高速信號SI工程師在設(shè)計前期需投入大量精力進行疊層規(guī)劃、阻抗與插損的仿真計算，然而在進入PCB加工階段時，仍須依據(jù)PCB工廠通過首次試產(chǎn)（FA）積累的實際經(jīng)驗數(shù)據(jù)，對阻抗重新核算，并調(diào)整線寬、間距等參數(shù)。

這種情況的出現(xiàn)源于其影響因素錯綜復雜且不透明：

PCB基材種類繁多，其玻璃纖維布結(jié)構(gòu)各異，不同樹脂含量（RC）對應不同的介電常數(shù)（Dk）和損耗因子（Df）。同時，PCB制造工藝中的銅厚控制、層壓后介質(zhì)厚度變化、Dk/Df的實測偏差，加之阻抗仿真軟件的精度限制、工廠經(jīng)驗Dk值的使用、銅箔粗糙度的表征與測量方法等因素，使得整個參數(shù)體系錯綜復雜且缺乏透明度。上述任一環(huán)節(jié)的不確定性或取值不當，都可能導致阻抗與插入損耗仿真結(jié)果出現(xiàn)偏差，最終導致實際產(chǎn)品性能偏離設(shè)計預期，難以滿足高速信號完整性的嚴苛要求。

下面我們將介紹

如何通過“疊層、阻抗與插損” 集成化高精度設(shè)計與仿真系統(tǒng)幫助PCB工廠實現(xiàn)去經(jīng)驗化達到疊層設(shè)計的“一版成功”。

要想解決這個問題，核心有兩點：

一是準確的DK仿真

二是建立高精度的仿真模型

PCB板的橫截面中，介質(zhì)層由玻璃纖維布與樹脂的復合材料構(gòu)成。玻璃纖維布類似于紡織物，具有標準編織結(jié)構(gòu)，相互交織，其余空間則由樹脂填充。

這種非均勻的介質(zhì)結(jié)構(gòu)在Z軸方向上呈現(xiàn)出復雜的介電特性。為了更精確地模擬這一特性，我們通過軟件將原本被視為均質(zhì)的介質(zhì)層細分為多個在Z軸上相對均勻的子層，從而將傳統(tǒng)的單一介電常數(shù)（Dk）轉(zhuǎn)化為分層的、區(qū)域化的Dk值體系。通過這種方式，我們可以準確掌握每個區(qū)域Dk的波動范圍，建立能夠真實反映Dk空間分布的精細化模型，并結(jié)合信號線周圍電磁場的實際分布，計算出對應的等效Dk，進而實現(xiàn)更精準的阻抗預測。

傳統(tǒng)的阻抗仿真工具本質(zhì)上更像一個“阻抗計算器”——用戶輸入經(jīng)驗性的單一Dk值，軟件基于內(nèi)置模型輸出阻抗結(jié)果，缺乏對材料結(jié)構(gòu)與工藝變異的系統(tǒng)性考量。而我們的方案則構(gòu)建了一種更為先進的系統(tǒng)架構(gòu)，將阻抗控制分解為三大核心要素：疊層設(shè)計、阻抗計算與工藝控制，全面整合影響阻抗的各項變量，形成一個系統(tǒng)化、集成化的仿真平臺。

軟件的整體界面布局如上圖所示。左側(cè)為材料選擇區(qū)域，支持主流材料供應商的數(shù)據(jù)庫接入。用戶可從中選取所需材料，并指定其類型（如Core、PP或銅箔），隨后將其拖入或添加至右側(cè)的疊層結(jié)構(gòu)設(shè)計區(qū)域。得益于軟件的無縫集成架構(gòu)，材料與疊層參數(shù)將自動同步至內(nèi)置的阻抗計算引擎，無需手動輸入，即可高效、準確地完成阻抗仿真與分析，顯著提升設(shè)計效率與可靠性。

我們的方案創(chuàng)新性地摒棄了傳統(tǒng)的Ra或Rz粗糙度參數(shù)建模方法，轉(zhuǎn)而采用銅箔類型及其處理工藝和藥水種類作為核心參數(shù)進行精確建模。在插損仿真界面中，用戶首先選擇特定的銅箔型號，隨后指定其加工方式及所用化學藥水類型。基于這些信息，結(jié)合疊層結(jié)構(gòu)設(shè)計、線寬參數(shù)以及介質(zhì)損耗因子（DF）等關(guān)鍵因素，我們能夠精準計算出最終的插入損耗值。

為了確保模型的準確性，我們與多家PCB制造商緊密合作，利用實際量產(chǎn)數(shù)據(jù)對模型進行了充分的訓練和驗證，使得模擬結(jié)果更加貼近真實情況。在插損仿真方面，我們實現(xiàn)了誤差控制在10%以內(nèi)的高精度目標；若生產(chǎn)工藝更為精細，則可進一步將誤差縮小至5%以內(nèi)，這顯著優(yōu)于行業(yè)內(nèi)其他軟件的表現(xiàn)。通過這種方式，我們不僅提升了仿真的準確度，還為客戶提供了更具實用價值的設(shè)計指導。

隨著智能設(shè)備、人工智能和高速計算等高端應用的快速發(fā)展，對高頻、高速、多層高密度PCB在阻抗控制與信號損耗方面的性能提出了更高要求。這不僅涉及材料選型、工藝精度、設(shè)計仿真到測試驗證的全流程協(xié)同，更對信號完整性（SI）設(shè)計提出了前所未有的嚴苛挑戰(zhàn)。

復雜的疊層結(jié)構(gòu)、多樣化的基材特性、精細化的加工工藝要求以及嚴格的測試驗證標準，使得PCB設(shè)計與制造面臨多重技術(shù)難題。材料選擇需兼顧電氣性能與可制造性，工藝控制必須達到微米級精度，仿真模型需真實反映實際物理特性。這些因素相互影響、環(huán)環(huán)相扣，要求在設(shè)計與制造全過程中實施更加精細化的協(xié)同控制，唯有如此，才能確保最終產(chǎn)品在高頻高速環(huán)境下實現(xiàn)高性能、高可靠性的穩(wěn)定運行。