在大規(guī)模 MIMO (mMIMO)等高密度無線系統(tǒng)中，信道估計不僅是衡量性能的核心指標，更是決定系統(tǒng)能效的關(guān)鍵一環(huán)。隨著頻譜擁塞問題日益突出，移動環(huán)境也愈發(fā)動態(tài)多變，傳統(tǒng)信道估計方法已難以滿足現(xiàn)代網(wǎng)絡(luò)對速度和復雜性的更高要求。

Altera FPGAi 解決方案來破局，mMIMO 系統(tǒng)智能和能效表現(xiàn)全面提升！依托部署在Agilex SoC FPGA上的魯棒神經(jīng)網(wǎng)絡(luò)，Altera 實現(xiàn)了快速準確的信道系數(shù)估計。與最小均方誤差 (MMSE) 等傳統(tǒng)方法相比，硬件資源占用和時延均實現(xiàn)了顯著降低。

神經(jīng)網(wǎng)絡(luò)賦能新一代 RAN

傳統(tǒng)信道估計方法對實際噪聲敏感度較高，且計算強度偏大，面臨著巨大的挑戰(zhàn)，這一問題在天線數(shù)量和調(diào)制方案持續(xù)升級時尤為明顯。Altera 基于 AI 的信道估計模型具備差異化優(yōu)勢，通過輸入信噪比 (SNR)和時延擴展等關(guān)鍵參數(shù)，能夠生成精準度更高，且具備上下文感知能力的無線信道估計結(jié)果，有效適配復雜應用場景。

利用 Altera 的 DSP Builder 軟件及其與 Quartus Prime 軟件的無縫集成，該方案實現(xiàn)了以下顯著優(yōu)勢：

動態(tài)無線電環(huán)境下的高吞吐量信道估計

相較于非 AI 實施方案，減少 FPGA 設(shè)備資源占用，降低設(shè)備功耗，從而降低運營成本(OpEx)：

DSP 模塊數(shù)量減少多達 67%

M20K 模塊數(shù)量減少多達 58%

在 FPGA 邏輯架構(gòu)上優(yōu)化推理流水線，從而實現(xiàn)更低時延

增強 5G 及未來 6G RAN 架構(gòu)的可擴展性

對 mMIMO 等技術(shù)的重要意義

隨著網(wǎng)絡(luò)向開放式 RAN 和日益虛擬化的基礎(chǔ)設(shè)施不斷演進，緊湊高效且具備靈活部署能力的 AI 模型，已成為了關(guān)鍵差異化優(yōu)勢。憑借并行處理能力和可編程性，F(xiàn)PGA 為執(zhí)行信道估計等 AI 增強型信號處理任務提供了兼具性能和靈活性的理想平臺。

Altera 的 AI 原生 Agilex FPGA 設(shè)備架構(gòu)，可將智能計算部署至更貼近信號源的位置，助力 RAN 實現(xiàn)更快速的相應、更精簡的架構(gòu)和更強的環(huán)境適應性。無論是構(gòu)建高移動性用例，還是設(shè)計具有能耗感知功能的小基站，該方案都能提供更卓越的性能表現(xiàn)和更優(yōu)異的 FPGA 功耗控制，從而有效降低無線運營商運營成本。

本演示是 Altera 利用 FPGAi 重塑無線接入網(wǎng)的關(guān)鍵成果之一，集中展現(xiàn)了 AI 與信號處理深度融合后，無線通信領(lǐng)域新潛能的解鎖路徑。通過提供先進工具鏈，Altera 支持神經(jīng)網(wǎng)絡(luò)模型在硬件中的快速部署與精準調(diào)優(yōu)，有效加速了從算法到芯片的轉(zhuǎn)化進程。