電子發(fā)燒友網(wǎng)報道（文/吳子鵬）從私有架構(gòu)走向開放架構(gòu)，這股浪潮正在深刻影響全球半導(dǎo)體產(chǎn)業(yè)。作為一種開放的指令集架構(gòu)（ISA），RISC-V 憑借其開放性和模塊化設(shè)計，為開發(fā)者提供了前所未有的自由度和靈活性，正從早期采用者階段跨越到主流市場。

RISC-V已進(jìn)入主流市場，圖源：新思科技

根據(jù)咨詢公司 SHD Group 的研究數(shù)據(jù)，2024 年全球 RISC-V 芯片的出貨量超過 18 億顆，2030 年將突破 160 億顆，年復(fù)合增長率超過 40%。如今，幾乎所有半導(dǎo)體廠商都有在研的 RISC-V 芯片項目。同時，超大規(guī)模企業(yè)、汽車 OEM 及一級供應(yīng)商等也在積極參與其中。然而，RISC-V 的定制化優(yōu)勢也帶來了驗證領(lǐng)域的新課題：如何在滿足多樣化設(shè)計需求的同時，確保芯片質(zhì)量達(dá)到業(yè)界標(biāo)桿水平。為此，新思科技（Synopsys）經(jīng)過七年多的 RISC-V 驗證實踐，總結(jié)出一套完整的驗證方法論，助力整個行業(yè)應(yīng)對這一挑戰(zhàn)。

全球RISC-V芯片市場規(guī)模，圖源：新思科技

RISC-V 的價值與挑戰(zhàn)

RISC-V 的模塊化 ISA 允許開發(fā)者根據(jù)特定需求添加或去除相關(guān)功能，從而打造出真正適配特定應(yīng)用場景的處理器。這一特性使得無論是物聯(lián)網(wǎng)領(lǐng)域的微控制器（MCU）、AI 場景的專用加速器，還是高性能應(yīng)用處理器（CPU），都能在 ISA 與微架構(gòu)層面實現(xiàn)深度定制，基于 RISC-V 構(gòu)建 “領(lǐng)域?qū)偬幚砥鳌?，進(jìn)而形成業(yè)務(wù)差異化優(yōu)勢。

這種創(chuàng)新模式具有極高的技術(shù)靈活性，重塑了整個產(chǎn)業(yè)鏈的成本結(jié)構(gòu)與創(chuàng)新節(jié)奏。以芯片創(chuàng)新為例，過去十多年，SoC 的差異化更多圍繞主頻、制程、外圍接口等維度展開，如今 RISC-V 的模塊化 ISA 將差異化創(chuàng)新重新從封裝層面拉回內(nèi)核層面，讓內(nèi)核再次成為技術(shù)壁壘。

從商業(yè)視角來看，RISC-V 的模塊化 ISA 讓 CPU 設(shè)計回歸“菜單點菜”模式，也可形象地稱為“搭樂高式”芯片設(shè)計。而傳統(tǒng)架構(gòu)（x86/ARM）采用的是“套餐”模式：無論是手機 SoC 還是車載 MCU，都必須為可能根本用不到的浮點運算、SIMD（單指令多數(shù)據(jù)）等特性支付成本。

然而，隨著 RISC-V 的普及，驗證挑戰(zhàn)也日益凸顯。RISC-V 芯片驗證面臨設(shè)計復(fù)雜性、資源限制及驗證效率等多重難題，具體表現(xiàn)為：

難題一：設(shè)計源頭與場景的多樣性

RISC-V 芯片的設(shè)計源頭可能是自研、開源 RTL或供應(yīng)商授權(quán) IP，部分場景還需添加自定義指令（如 DSP 指令、矩陣乘法指令）。若芯片面向外部軟件開發(fā)，還需額外驗證邊角案例（Conner Case），以揭示系統(tǒng)在極限狀況下的性能和穩(wěn)定性。

難題二：用戶與開發(fā)者的質(zhì)量預(yù)期偏差

終端用戶期望 RISC-V 芯片質(zhì)量對標(biāo)基于 ARM 架構(gòu)的芯片，后者需通過 101?次驗證周期（相當(dāng)于 1 萬臺 RTL 模擬器全年 24/7 不間斷運行）確保穩(wěn)定性。但多數(shù) RISC-V 芯片開發(fā)者面臨專業(yè)能力、驗證方法論與資源的三重缺口，難以彌合這一質(zhì)量鴻溝。

難題三：團隊經(jīng)驗的適配難題

多數(shù)驗證工程師更擅長 SoC 級驗證，缺乏處理器全面驗證的經(jīng)驗。盡管處理器驗證與 SoC 驗證一樣需要全面技術(shù)支持，但前者對參考模型的質(zhì)量和功能完整性要求更高。因此，設(shè)計團隊需深度參與驗證流程，如何實現(xiàn)高效協(xié)同成為項目落地的關(guān)鍵挑戰(zhàn)。

RISC-V全面驗證價值凸顯

由此可見，在 RISC-V 生態(tài)中，處理器 IP 開發(fā)者與終端用戶之間存在顯著的“驗證認(rèn)知偏差”。其開放性、模塊化和可定制化特性進(jìn)一步加劇了狀態(tài)空間的復(fù)雜性，帶來了前所未有的驗證挑戰(zhàn)。要解決這些問題，需要一套完善的驗證計劃：整合動態(tài)驗證與形式化驗證技術(shù)，覆蓋所有可能的指令組合和狀態(tài)轉(zhuǎn)換，確保最終設(shè)計出來的 RISC-V 芯片在復(fù)雜場景下的可靠性。

全面驗證方法將從技術(shù)、應(yīng)用、生態(tài)三大維度賦能 RISC-V 的發(fā)展。首先，該方法能應(yīng)對 RISC-V 架構(gòu)的復(fù)雜性，彌補開源生態(tài)中的質(zhì)量缺口——通過標(biāo)準(zhǔn)化驗證流程和經(jīng)過硅驗證（Silicon-proven）的工具鏈，確保設(shè)計符合規(guī)范且具備硬件可靠性。同時，它不再依賴手動編寫測試用例，可顯著提升驗證效率、縮短開發(fā)周期。

其次，全面驗證方法能保障安全與功能正確性。當(dāng)前，RISC-V 芯片應(yīng)用已延伸至工業(yè)自動化、醫(yī)療電子、汽車電子等關(guān)鍵領(lǐng)域，這些領(lǐng)域?qū)δ馨踩?、信息安全的要求更為?yán)苛。過往案例表明，即便 100% 設(shè)計正確的芯片，也可能因環(huán)境條件、α 粒子碰撞、硅老化效應(yīng)等問題出現(xiàn)安全隱患。而借助功能覆蓋率（Functional Coverage）和形式化驗證工具，可有效保障功能安全與信息安全。

最后是生態(tài)層面的加持，全面驗證方法不僅是質(zhì)量保障工具，更是推動 RISC-V 生態(tài)擴展的關(guān)鍵。它能顯著提升各行業(yè)使用 RISC-V 芯片的信心，進(jìn)一步促進(jìn)產(chǎn)業(yè)繁榮。

新思科技提供一站式 RISC-V 驗證解決方案

作為半導(dǎo)體、人工智能、汽車電子及軟件安全等產(chǎn)業(yè)的核心技術(shù)驅(qū)動者，新思科技始終走在 RISC-V 驗證領(lǐng)域的前沿，構(gòu)建了一套覆蓋形式化驗證和動態(tài)驗證的完整方案。

新思科技RISC-V處理器驗證方案，圖源：新思科技

形式化驗證：為 RISC-V 設(shè)計提供全面的分析和調(diào)試技術(shù)

形式化驗證利用數(shù)學(xué)邏輯證明設(shè)計是否符合規(guī)范，無需依賴測試用例。新思科技的 VC Formal 是業(yè)內(nèi)主流的形式化驗證工具，原生集成 Synopsys VCS?、Verdi?、VC SpyGlass?、VC Z01X 故障模擬及其他新思科技設(shè)計與驗證解決方案。針對 RISC-V 處理器單元設(shè)計的特性，VC Formal 提供的核心能力包括：

• 屬性驗證（FPV）：結(jié)合預(yù)定義的 RISC-V 斷言 IP（AIP），檢查設(shè)計是否滿足特定功能屬性，是模型檢查的核心應(yīng)用形式。
• 時序等效性檢查（SEQ）：用于對比兩個設(shè)計（如添加新功能前后的 RISC-V 處理器設(shè)計）在時序邏輯行為上是否一致，確保設(shè)計修改未引入功能偏差。此外，數(shù)據(jù)路徑驗證（DPV）作為 SEQ 的細(xì)分應(yīng)用，專注于驗證處理器中數(shù)據(jù)運算與傳輸路徑（如 ALU、乘法器等）的功能正確性。
• 寄存器驗證（FRV）：從形式上驗證配置寄存器的行為，如 “只讀”“讀/寫”“復(fù)位值” 等屬性，無需再通過定向測試驗證。
• 安全驗證（FSV）：從形式上確保安全數(shù)據(jù)不會流向非安全目標(biāo)，并保障數(shù)據(jù)完整性。

在這個環(huán)節(jié)里，新思科技提供完整的 RISC-V 斷言 IP 庫，包含各類高性能、優(yōu)化后的 RISC-V 斷言 IP，可用于驗證標(biāo)準(zhǔn)總線協(xié)議，且兼容新思科技 VC 形式化解決方案與 VCS 仿真。用戶可直接調(diào)用該 IP 庫，無需從零構(gòu)建斷言 IP，大幅縮短驗證啟動時間。

動態(tài)驗證：讓 RISC-V 龐大的狀態(tài)空間不再棘手

由于 RISC-V 是一套基于開放標(biāo)準(zhǔn)的 ISA，設(shè)計人員可自由設(shè)計和擴展定制處理器，同時仍能與不斷發(fā)展的配套工具及軟件生態(tài)系統(tǒng)保持兼容。但對于驗證工作而言，RISC-V 這一特性導(dǎo)致狀態(tài)空間極速膨脹。動態(tài)驗證通過模擬實際運行場景，確保 RISC-V 處理器功能正確性。新思科技在該領(lǐng)域提供的核心工具包括 ImperasDV 協(xié)同仿真環(huán)境、STING 測試生成工具等，同時設(shè)計人員還可借助新思科技的 AI 助手 ——VSO.ai 加速動態(tài)驗證進(jìn)程。

其中，ImperasDV 是 RISC-V 處理器動態(tài)驗證的核心平臺，關(guān)鍵組件包括 ImperasDV、ImperasFPM、RISC-V 驗證接口（RVVI）、ImperasFC，核心邏輯為 “RTL 與參考模型并行仿真 + 實時狀態(tài)對比”，可有效覆蓋 RISC-V 處理器龐大的狀態(tài)空間。ImperasDV 提供鎖步比較設(shè)計驗證方法，允許在 SystemVerilog 環(huán)境中運行被測設(shè)備（DUT）并構(gòu)建自動化驗證平臺，且能與新思科技的 VCS 仿真工具和 Verdi 調(diào)試工具無縫集成，進(jìn)一步提升驗證效率。此外，ImperasFC 針對 RISC-V 指令集架構(gòu)的每一項擴展提供自動化功能覆蓋，解決了傳統(tǒng)動態(tài)驗證中 “手工編寫測試用例效率低、覆蓋不全” 的問題。

STING 是用于驗證 RISC-V 處理器和 SoC 的隨機自檢測試生成器，支持多核架構(gòu)，并可配置整個系統(tǒng)的地址空間、緩存層級等參數(shù)。通過在底層隨機生成測試場景，STING 能在較短時間內(nèi)完成對復(fù)雜硬件的驗證，加速驗證過程。同時，STING 提供多樣化測試開發(fā)機制（包括約束隨機測試、定向測試、復(fù)雜場景測試等），兼顧靈活性與易用性，可提升測試覆蓋面與準(zhǔn)確性。此外，它還支持 “左移” 驗證流程，同一套測試激勵可貫穿多平臺，減少重復(fù)開發(fā)工作量。

綜上所述，新思科技的 RISC-V 驗證方案通過 “動態(tài) + 形式化” 的技術(shù)整合，為開發(fā)者提供了一套可落地、高可靠的驗證路徑。該方案不僅解決了當(dāng)前 RISC-V 驗證的核心痛點，更支撐了 RISC-V 生態(tài)的多元化擴張，成為推動開放架構(gòu)在各垂直領(lǐng)域落地的關(guān)鍵基礎(chǔ)設(shè)施。