以下文章來源于半導(dǎo)體產(chǎn)業(yè)研究

【內(nèi)容目錄】

1.電子封裝簡(jiǎn)

2.早期封裝類型

3.2D: 倒裝芯片封裝

4.2D：晶圓級(jí)封裝

5.先進(jìn)封裝的興起

6.2.1D/2.3D:超薄有機(jī)中介層

7.2.5D: 硅中介層、微凸點(diǎn)、硅通孔與硅橋

8.3D-IC封裝

9.混合鍵合

2.1D/2.3D: 超薄有機(jī)中介層（Interposer）

到目前為止，我們已經(jīng)了解了如何將芯片翻轉(zhuǎn)焊接到具有 FR4 核心和有機(jī)介電薄膜的封裝基板上，也看過基于 RDL的晶圓級(jí)封裝技術(shù)。所謂2.1D/2.3D 封裝技術(shù)，是將 Flip-Chip 與類似 RDL 的工藝相結(jié)合的一種中間形態(tài)。有些通過晶圓級(jí) RDL 工藝連接多個(gè)芯粒、并采用精細(xì) L/S（金屬線寬/間距）結(jié)構(gòu)的方案，也被歸為 2.1D 封裝。

i-THOP (集成薄膜高密度有機(jī)封裝) (圖片來源：SHINKO）

這里提到的類似 RDL 的層是一種超薄無芯基板，使用聚酰亞胺（Polyimide）類有機(jī)材料制成，可在其中制造出多達(dá) 8-10 層的金屬互連。這類基板的典型代表包括SHINKO 的 i-THOP 封裝和JCET 的超精細(xì)間距有機(jī)基板（uFOS）。其主要優(yōu)勢(shì)是可在所有金屬層上實(shí)現(xiàn)精細(xì)的布線，典型 L/S 可達(dá) 2/2 微米。這對(duì)于那些采用先進(jìn)工藝節(jié)點(diǎn)制造、需要在極小面積內(nèi)完成大量互連的芯片尤為有利。

這些中介層通過焊球或銅柱與下方的ABF 介質(zhì) + FR4 核心基板連接，相較于我們之前介紹的2D封裝結(jié)構(gòu)，能提供更多的布線層次與更強(qiáng)的信號(hào)路由能力。

各種封裝技術(shù)中的線寬/間距特征尺寸

2.1D / 2.3D這類命名主要表明了介于傳統(tǒng) 2D與2.5D（采用硅中介層）封裝之間的技術(shù)。實(shí)際上，并沒有嚴(yán)格的界限來區(qū)分 2.1D 與 2.3D，很大程度上它只是業(yè)界采用的營銷術(shù)語。

2.5D：硅中介層、微凸點(diǎn)、硅通孔（TSV）與硅橋（Bridge）

如果想在封裝上進(jìn)一步縮小金屬線寬/間距，以實(shí)現(xiàn)更高密度的互連，就必須放棄有機(jī)中介層，進(jìn)入最擅長制造微小結(jié)構(gòu)的地方，硅晶圓廠（silicon foundry）。

2.5D通常指一個(gè)包含了有源芯片和無源硅基板的封裝結(jié)構(gòu)。硅基板上沒有晶體管等有源電路，只利用硅后段制程（back-end-of-line, BEOL）進(jìn)行金屬布線，因此比傳統(tǒng) 2D 多出0.5D。

本節(jié)我們將討論兩種 2.5D 封裝：硅中介層（Silicon Interposer）與多芯片硅橋（Multi-die Bridge），并介紹相關(guān)互連技術(shù)，包括微凸點(diǎn)（Micro-bump）與硅通孔（Through-Silicon Via, TSV）

硅中介層

中介層是在硅晶圓上使用硅后段制程工藝構(gòu)建的，用于通過金屬互連重新分布信號(hào)。雖然硅中介層上不集成晶體管，但可以集成電容等無源元件（例如旁路電容），類似的做法在有機(jī)中介層上也可實(shí)現(xiàn)。

硅中介層的三大優(yōu)勢(shì)包括：

1.精細(xì)特征尺寸：在硅中介層上，L/S 可縮至0.5/0.5 微米，能實(shí)現(xiàn)極高密度的互連，用于芯粒集成。

2.相匹配的熱膨脹系數(shù)：與采用聚合物或有機(jī)材料的封裝不同，硅中介層與芯片的 CTE 完全匹配，因此在封裝過程中不易出現(xiàn)翹曲、應(yīng)力或變形問題。

3.硅通孔集成：通過硅通孔可將中介層的上下兩面直接互連，實(shí)現(xiàn)最短的電連接路徑，從而大幅降低信號(hào)延遲與功耗。

芯片封裝中的硅中介層

硅中介層的局限

硅中介層的主要限制是成本高昂。硅中介層需要使用晶圓廠設(shè)備，即使僅用于簡(jiǎn)單的金屬工藝，設(shè)備投資也十分昂貴，因此目前主要由英特爾、臺(tái)積電、三星等 IDM 與晶圓代工廠生產(chǎn)。OSAT通常不自行制造硅中介層，只負(fù)責(zé)后續(xù)其與芯片的封裝組裝。

硅中介層的另一個(gè)限制是尺寸受光罩限制。在 12 英寸晶圓上，單個(gè)光罩的最大曝光面積約為858 mm2。若要制造更大的中介層，就必須使用光罩拼接（reticle stitching）技術(shù)，這會(huì)顯著增加成本。不過，目前主要晶圓廠已能在晶圓的 X、Y 方向?qū)崿F(xiàn)高精度拼接，并量產(chǎn)多種超大尺寸中介層。

玻璃中介層（Glass Interposer）現(xiàn)在正在成為一種新的選擇。玻璃成本更低、CTE 較小，并且可在矩形面板（如 600×600 mm）上加工，不像硅晶圓那樣受限于圓形晶圓。這與前面提到的面板級(jí)封裝（PLP）類似，可有效降低單片成本。

微凸點(diǎn)

硅中介層上的金屬互連極為精細(xì)，芯片需要采用更細(xì)間距的凸點(diǎn)技術(shù)，即微凸點(diǎn)技術(shù)。通過縮小焊球直徑，微凸點(diǎn)的間距可降至低于90 μm。常見中介層使用50 μm間距，而最先進(jìn)的技術(shù)可做到10 μm 或更小。下圖展示了焊錫-銅微凸點(diǎn)結(jié)構(gòu)及不同間距下每平方毫米可實(shí)現(xiàn)的凸點(diǎn)數(shù)量。

（圖片來源：Techlevated）

硅通孔

傳統(tǒng)封裝通常從芯片頂部的金屬層引出信號(hào)，通過焊球、銅柱或 RDL接出。TSV 則允許從芯片底部貫穿硅片建立連接，在多種場(chǎng)景下，這種方法都極為有用。

最具代表性的應(yīng)用是廣泛用于 AI 加速器中的高帶寬內(nèi)存（HBM）。它垂直堆疊多層 DRAM 芯片，并用微凸點(diǎn)實(shí)現(xiàn)互連。每層 DRAM 芯片內(nèi)部都有 TSV，可連接上下層芯片。

HBM 通常可堆疊8–16 層 DRAM，單層芯片厚度僅50–100 μm。最新一代HBM的 TSV 直徑可達(dá)5 μm（縱橫比 10:1），間距 30–50 μm，可提供大量并行通道，從而實(shí)現(xiàn)高帶寬。

硅中介層中也可以加入 TSV，用于實(shí)現(xiàn)芯片與基板之間最短的電路徑。中介層厚度通常為100–150 μm，TSV 直徑為幾十μm，以保持適當(dāng)?shù)目v橫比。TSV 間距約20–100 μm。在 2.5D 與 3D 封裝中，TSV 負(fù)責(zé)為上層芯片供電并引出信號(hào)，盡管尺寸縮小時(shí)會(huì)增加一些串聯(lián)電阻。

最先進(jìn)的 TSV 技術(shù)是用于背面供電網(wǎng)絡(luò)（Backside Power Delivery Network）的納米級(jí)TSV（nTSV）。

例如：

· 英特爾PowerVia 技術(shù)：在晶圓背面構(gòu)建供電網(wǎng)絡(luò)，以厚金屬層降低電阻損耗。

· 臺(tái)積電Backside Power Rail (BPR)：采用類似概念，通過 nTSV 建立背面電源軌。nTSV間距可達(dá)5 μm 以下，直徑甚至小于 1 μm，代表了 TSV 技術(shù)的最前沿。

TSV 的關(guān)鍵步驟是深反應(yīng)離子刻蝕（DRIE），又稱Bosch 工藝，包含交替的刻蝕/鈍化步驟，用以在硅中形成深孔。該工藝成本高、時(shí)間長，這使 TSV制造成為制造環(huán)節(jié)中昂貴的一環(huán)。

根據(jù)工藝順序，TSV有三種制造方法：

· TSV Last：在整個(gè)芯片完成后形成，常用于 CMOS 圖像傳感器。

· TSV Middle：在有源器件完成后、后段金屬互連前形成，常見于 3D IC 封裝。

· TSV First：在硅基板上早早形成，適用于硅中介層制造。

此外，帶有 RDL 和 TSV 的硅中介層還能在兩面同時(shí)集成芯片，從而實(shí)現(xiàn)更高的系統(tǒng)集成度。

具有雙面有源芯片連接的 3D 硅中介層的工藝集成

硅橋

硅中介層的成本高、尺寸受限于光罩面積，這限制了中介層可連接芯片的總面積，使其在許多先進(jìn)封裝應(yīng)用中并非最優(yōu)方案。硅橋則是一種結(jié)合了硅中介層與有機(jī)疊層基板優(yōu)勢(shì)的封裝方式。

目前，很多晶圓廠及多家封裝代工廠均提供各自版本的硅橋技術(shù)，雖名稱不同，但原理類似。

硅橋是一種微縮版中介層，通常不含 TSV以降低成本（部分版本仍帶 TSV）。
它被嵌入到有機(jī)基板預(yù)制的腔體中，上方再組裝芯片，相鄰芯片之間的橫向互連通過硅橋完成。每個(gè)硅橋僅放置在基板或有機(jī)中介層中晶粒之間的互連區(qū)域，因此整體占用面積很小。位于橋接區(qū)域之外的芯片可以直接通過基板通孔或銅柱進(jìn)行連接，電阻遠(yuǎn)低于硅中介層的TSV。

以英特爾的嵌入式多芯片互連橋（EMIB, Embedded Multi-die Interconnect Bridge） 為例，其工藝流程如下：

1.在晶圓廠中使用后段工藝制造硅橋，減薄并切割待用；

2.有機(jī)封裝基板進(jìn)行常規(guī)疊層工藝，直到最后一層；

3.在基板上蝕出腔體，用于放置硅橋；

4.將硅橋嵌入腔體中，并完成最終介電層的疊層；

5.在介電層上鉆出細(xì)通孔（用于芯片與硅橋互連），在其他區(qū)域鉆出較大通孔，隨后進(jìn)行金屬化和平整化處理；

6.最后即可用于倒裝芯片連接，從而連接多個(gè)需要橋接的硅芯片。

與硅中介層相比，硅橋的主要優(yōu)勢(shì)包括：

· 成本低

· 模塊化靈活性高，不受光罩面積限制，尺寸小，僅用于連接多個(gè)芯粒的I/O接口，無需昂貴的光罩拼接工藝。

· 連接面積無限制，理論上可嵌入多個(gè)硅橋，只要基板或有機(jī)中介層支持即可。隨著現(xiàn)代 CPU/GPU 在單封裝中集成更多芯粒與 HBM，硅橋技術(shù)的應(yīng)用正迅速增長。

英特爾EMIB 2.5D 封裝技術(shù)（來源：Intel）

3D-IC 封裝

前文討論了利用不同封裝技術(shù)將多個(gè)芯片并排互連的方法，我們通常稱之為2D或2.5D 集成。封裝技術(shù)的下一個(gè)發(fā)展方向是將芯片垂直堆疊，也就是所謂的3D IC 封裝。其主要優(yōu)勢(shì)是縮小封裝占板面積、縮短橫向互連長度，從而降低功耗，以及實(shí)現(xiàn)異構(gòu)集成。在 HBM中，我們已經(jīng)看到通過微凸點(diǎn)與 TSV堆疊晶粒的實(shí)例。而3D-IC 封裝則在此基礎(chǔ)上更進(jìn)了一步，垂直堆疊具備不同功能的硅芯片。

以英特爾為例，2019 年，英特爾在 Lakefield 移動(dòng)處理器上首次展示其 3D 堆疊技術(shù) Foveros，這是業(yè)界首個(gè)商用的邏輯芯片疊邏輯芯片堆疊方案。其頂層晶粒采用英特爾10 nm 工藝節(jié)點(diǎn)，包含計(jì)算核心；底層晶粒采用低功耗 22 nm FinFET 工藝節(jié)點(diǎn)，集成 PCIe、USB、安全單元及其他低功耗 I/O 模塊；封裝頂部還集成了一個(gè)通過焊球連接的 DRAM 模組。

英特爾 Lakefield 3D 集成與 Foveros 技術(shù)

除了直接堆疊完整的芯片，另一種折中的 3D 集成方式是使用有源中介層。這種中介層與前面提到的無源硅中介層相似，但額外包含了有源電路，即除了 RDL（重布線層）和 TSV，還在前端集成了晶體管。

例如，CEA-LETI 于 2020 年 ISSCC 大會(huì)上展示了一種有源中介層方案。該系統(tǒng)包含 6 個(gè)基于 28 nm FD-SOI 技術(shù)制造的多 CPU Chiplet，它們堆疊在一個(gè)基于 65 nm CMOS 工藝制造的有源中介層上，并通過超細(xì)銅柱進(jìn)行互連。

這種中介層內(nèi)建片上網(wǎng)絡(luò)（NoC），用作數(shù)據(jù)路由器，可在任意兩個(gè) CPU Chiplet 之間提供互連。此外，還可集成電源管理、I/O電路及傳感器等功能。這些功能均采用成熟工藝節(jié)點(diǎn)實(shí)現(xiàn)，CPU Chiplet 則使用先進(jìn)節(jié)點(diǎn)，從而在降低整體成本的同時(shí)實(shí)現(xiàn)系統(tǒng)級(jí)集成。

Chiplet-based先進(jìn)3D系統(tǒng)架構(gòu)中的有源中介層技術(shù)

3D 堆疊技術(shù)現(xiàn)在面臨兩大挑戰(zhàn)：

· 熱管理（Thermal Management）：當(dāng)芯片被垂直堆疊時(shí)，底層芯片的散熱難度顯著增加。因此需要在封裝與芯片設(shè)計(jì)階段引入三維熱感知設(shè)計(jì)與冷卻機(jī)制，以保持正常的工作溫度。

· TSV 禁區(qū)（Keep-out Zone）： 在有源中介層上使用 TSV 時(shí)，必須在 TSV 與有源晶體管之間預(yù)留隔離區(qū)，以避免 TSV 影響晶體管性能。這會(huì)導(dǎo)致有源中介層的 TSV 密度低于無源中介層，或者需要更大的面積（即 TSV penalty）來維持相同的 TSV 數(shù)量。

混合鍵合（Hybrid Bonding)

半導(dǎo)體分析機(jī)構(gòu)SemiAnalysis 指出：“混合鍵合是自 EUV 光刻技術(shù)發(fā)明以來最具變革性的技術(shù)，是自90年代倒裝芯片技術(shù)問世以來，芯片封裝領(lǐng)域的又一次量子飛躍?！?此話不假。

目前最先進(jìn)的微凸點(diǎn)技術(shù)可以做到5 微米的間距，要繼續(xù)縮小已經(jīng)非常困難。
而通過混合鍵合技術(shù)，研究人員已經(jīng)實(shí)現(xiàn)了0.4 微米的間距，而這僅僅是開始。它可以實(shí)現(xiàn)每平方毫米超過一千萬個(gè)互連點(diǎn)，其密度遠(yuǎn)超現(xiàn)有的任何微凸點(diǎn)技術(shù)。

混合鍵合是一種在無需焊球或銅柱的情況下垂直堆疊芯片甚至整個(gè)晶圓的工藝。其核心是銅-銅直接鍵合和介電層-介電層融合，因此得名混合鍵合（HB），又稱混合鍵合互連（HBI, Hybrid Bonding Interconnect）。

（圖片來源: 2025 ISSCC）

混合鍵合簡(jiǎn)化工藝流程如下：

1.兩片晶圓經(jīng)過表面處理，使其具有親水性，并面對(duì)面對(duì)齊。此時(shí)互連所需的銅焊盤略低于周圍氧化層；

2.晶圓接觸后，氧化層在室溫下形成弱鍵合；

3.隨著溫度緩慢升高：

a.氧化層之間形成更強(qiáng)的鍵合；

b.銅焊盤膨脹并相互接觸。

4.在300–400°C下保持?jǐn)?shù)小時(shí)，直至銅層與介電層完全融合；

5.最后將已鍵合的晶圓切割為3D堆疊芯片。

混合鍵合引領(lǐng)創(chuàng)新，邁向未來半導(dǎo)體集成之路

混合鍵合的可靠性取決于晶圓表面的極度平整和無顆粒。任何顆?；虿黄秸紩?huì)導(dǎo)致開路或鼓包。銅焊盤的凹陷深度也需精準(zhǔn)控制，太淺可能導(dǎo)致無法有效接觸，太深則膨脹，會(huì)造成界面脫層。

混合鍵合包括兩種形式：

1.晶圓對(duì)晶圓（Wafer-to-Wafer, W2W）：整片晶圓相互鍵合，這要求晶圓極度平整，無翹曲風(fēng)險(xiǎn)（可通過化學(xué)機(jī)械拋光 CMP 實(shí)現(xiàn)，這也是W2W HBI的關(guān)鍵步驟）。這種方法可實(shí)現(xiàn)小于0.5 微米的間距互連。其缺點(diǎn)是良率較低，尤其是采用先進(jìn)工藝節(jié)點(diǎn)時(shí)，任一晶圓上的壞芯片都會(huì)導(dǎo)致配對(duì)失效。

2.晶粒對(duì)晶圓（Die-to-Wafer, D2W）：先將晶圓切割成已知良品（Known Good Die），再翻轉(zhuǎn)鍵合至整片晶圓上。其優(yōu)點(diǎn)是良率更高，可避免浪費(fèi)整片晶圓。缺點(diǎn)是互連間距約 2 微米，受限于對(duì)準(zhǔn)精度及熱膨脹差異。還有一個(gè)缺點(diǎn)就是芯片切割后的表面清潔，其難度要高于清潔整片晶圓。

die-to-wafer無機(jī)介質(zhì)鍵合研究（ESTC）

混合鍵合技術(shù)目前仍處于早期發(fā)展階段，現(xiàn)主要用于 3D NAND 閃存和部分 CMOS 圖像傳感器。業(yè)界認(rèn)為，混合鍵合將是下一代 HBM發(fā)展的關(guān)鍵，有了它，16 層甚至更多 DRAM 堆疊都將成為可能，我們將拭目以待。