11月21日，2025集成電路發(fā)展論壇（成渝）暨第三十一屆集成電路設計業(yè)展覽會（以下簡稱：ICCAD-Expo 2025）在成都西部國際博覽城盛大閉幕。

這場匯聚 300 余家行業(yè)領軍企業(yè)、超萬名專業(yè)觀眾的技術盛宴上，國內領先的高速接口 IP 及解決方案提供商晟聯(lián)科成為全場焦點：不僅首次公開展示 PCIe PHY+Controller 一體化方案，CEO 陳繼強更是受邀參與【IP與IC服務設計分論壇】，發(fā)表主題為《3D Interface IP，新一代架構算力芯片的互聯(lián)基石》的演講，全方位分享晟聯(lián)科在邊緣算力互聯(lián)領域的技術突破與產業(yè)落地成果。

▲ 晟聯(lián)科創(chuàng)始人&CEO 陳繼強

主題演講：3D Interface IP，筑牢算力芯片底層基石

隨著高性能計算正在經歷一場新的革命，大模型推理推動算力競爭從通用芯片轉向專用芯片。3D堆疊突破內部帶寬后，芯片堆疊之間互聯(lián)設計卻成了新的瓶頸。

陳繼強首先介紹了晟聯(lián)科3D接口IP的技術成果，晟聯(lián)科的互聯(lián)方案讓專用芯片客戶無需攻克數?；旌显O計的難題，就能構建Tbps級數據航道。這不僅是接口技術的進步，更是讓3D IC真正釋放澎湃算力的互聯(lián)基石！

他表示，隨著AI 產業(yè)競爭重心正從云端訓練向邊緣推理快速遷移。數據顯示，到 2027 年推理算力負載占比逼近 80%，其中邊緣推理部署占比達 50% 以上，自動駕駛、智能工廠、AI 手機等場景的規(guī)模化落地，推動高效、可擴展、成本最優(yōu)的推理算力成為產業(yè)發(fā)展新引擎。

面對邊緣場景對高速推理、高可靠性、低成本功耗的三重核心訴求，傳統(tǒng)架構難以突破 "內存墻" 瓶頸。在典型推理任務中，存儲的帶寬的利用率不到50%，計算在等存儲。而存算一體架構通過將計算單元嵌入存儲陣列，從根本上減少數據搬運，可將算力利用率提升 20% 以上，成為破解邊緣推理困境的關鍵技術路徑。

01技術破局：eLink-xD 系列突破TSV互聯(lián)瓶頸

陳繼強強調，存算一體架構雖打破 "內存墻"，卻面臨 3D 堆疊帶來的互聯(lián)設計復雜性新瓶頸，TSV 互聯(lián)質量直接決定系統(tǒng)最終性能。為此，晟聯(lián)科針對性打造 eLink 系列高速互聯(lián)解決方案技術矩陣：eLink-xD 系列提供先進 Die-to-Die 連接能力，eLink-2D 解決片內互聯(lián)挑戰(zhàn)，eLink-3D 突破 TSV 互聯(lián)瓶頸。

02落地實力：從系統(tǒng)級封裝到全場景適配，解決大規(guī)模芯片設計的時序收斂難題

從架構到實體落地，eLink-xD 已實現系統(tǒng)級封裝（SiP）的成熟應用，兼容 Logic-on-Memory、Logic-on-IO、Memory-on-Logic 混合堆疊三種主流 3D IO 實現形態(tài)，適配 HBM、異構集成等多樣化場景。其內置鏈路訓練、時延鎖定、溫度自適應機制，實現超越 1E-15 的 BER 可靠性，可從容應對高低溫、強干擾等嚴苛環(huán)境。

03 3D布局：更高性能，助力多應用高速互聯(lián)

演講最后，陳繼強公布晟聯(lián)科 3DIO 技術研發(fā)路徑圖：現階段聚焦成熟工藝下的可靠性通信設計，未來利用更先進工藝節(jié)點進行功能迭代，進一步提升帶寬、帶寬密度與能效，從而覆蓋更多場景。

同時，晟聯(lián)科已構建包含 56G/112G SerDes、PCIe 6.0、UCIe、3D IO 的完整高速IP互聯(lián)技術矩陣，累計賦能客戶超 100 億美元設備出貨，成為全球芯片企業(yè)可靠的互聯(lián)技術伙伴。

晟聯(lián)科精彩直擊： PCIe PHY+Controller 方案首秀

此次ICCAD-Expo 2025展會上，晟聯(lián)科D83、D84 展臺人氣爆棚，三大高速接口 IP 解決方案集中亮相，成為專業(yè)觀眾駐足交流的核心區(qū)域。

01 重磅首發(fā)：PCIe PHY+Controller 方案實現高速互通實測

展臺上，晟聯(lián)科重點展示了PCIe PHY+Controller 全棧方案引發(fā)行業(yè)廣泛關注，現場完成兩大關鍵實測驗證：

·實現PCIe 5 應用<-> Transaction Layer <-> Physical Layer的高速互通測試；

·實現晟聯(lián)科PCIe測試板與商用Server CPU的高速互通測試。

該方案通過物理層（PHY）與控制器（Controller）的深度集成，無需額外適配即可快速部署，大幅降低客戶集成成本與研發(fā)周期。其全面兼容 PCIe Gen1-Gen5 規(guī)范，覆蓋2.5GT/s 至 32GT/s 速率，可靈活匹配邊緣智能、高性能計算等多場景需求，為設備提供穩(wěn)定高效的高速互聯(lián)支撐，精準契合大算力時代的技術剛需。

▲ 現場觀眾觀看PCIe Demo

以技術為核心，賦能算力生態(tài)新發(fā)展

從 PCIe PHY+Controller 一體化方案的實測落地，到 eLink-xD 系列解決方案的全場景適配，再到 3DIO 技術的未來布局，晟聯(lián)科正以 "系統(tǒng)級互聯(lián)伙伴" 的定位，持續(xù)破解算力互聯(lián)瓶頸，為邊緣計算、AI 推理等領域提供核心技術支撐，助力中國集成電路產業(yè)鏈高質量發(fā)展。

未來，晟聯(lián)科將繼續(xù)深耕高速接口 IP 技術研發(fā)，推動更多創(chuàng)新方案落地應用，與行業(yè)伙伴攜手構建共贏的算力互聯(lián)生態(tài)！

審核編輯 黃宇