探索DS99R421：FPD-Link到FPD-Link II LVDS轉(zhuǎn)換的理想之選

在電子設(shè)計(jì)領(lǐng)域，數(shù)據(jù)傳輸?shù)母咝院头€(wěn)定性至關(guān)重要。DS99R421作為一款關(guān)鍵的轉(zhuǎn)換器，在FPD-Link接口與FPD-Link II LVDS接口之間架起了橋梁，為數(shù)據(jù)傳輸帶來了新的解決方案。本文將深入剖析DS99R421的特性、功能、應(yīng)用以及設(shè)計(jì)要點(diǎn)，希望能為各位電子工程師在實(shí)際設(shè)計(jì)中提供有價(jià)值的參考。

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特性亮點(diǎn)

DS99R421具備一系列令人矚目的特性，使其在同類產(chǎn)品中脫穎而出。

• 寬頻率范圍與數(shù)據(jù)傳輸：支持5 MHz - 43 MHz的嵌入式時鐘和DC平衡數(shù)據(jù)傳輸，總共包含21個LVDS數(shù)據(jù)位和3個低速LVCMOS數(shù)據(jù)位，為不同應(yīng)用場景提供了廣泛的選擇。
• 可調(diào)節(jié)預(yù)加重能力：通過LVDS輸出端的外部電阻，用戶可以調(diào)節(jié)預(yù)加重驅(qū)動能力，能夠驅(qū)動長達(dá)10米的屏蔽雙絞線電纜，有效解決了長距離傳輸中的信號衰減問題。
• 多種支持與保護(hù)機(jī)制：支持AC耦合數(shù)據(jù)傳輸，LVDS輸入處集成了100Ω的終端電阻；具備電源關(guān)斷控制功能，可通過@SPEED BIST驗(yàn)證鏈路完整性；所有LVCMOS輸入和控制引腳都有內(nèi)部下拉施密特觸發(fā)器輸入，減少亞穩(wěn)態(tài)條件；輸出可通過DEN進(jìn)行三態(tài)控制；片上濾波器用于PLL，電源范圍為3.3V ± 10%，適用于汽車溫度范圍 -40°C至 +105°C，并且具有大于8kV的ESD耐受性，符合ISO 10605 ESD和AEC - Q100標(biāo)準(zhǔn)。

功能解析

數(shù)據(jù)轉(zhuǎn)換原理

DS99R421的核心功能是將具有4個非DC平衡LVDS（3個LVDS數(shù)據(jù) + LVDS時鐘）和3個過采樣低速控制位的FPD - Link輸入，轉(zhuǎn)換為帶有嵌入式時鐘信息的單個LVDS DC平衡串行流。這種轉(zhuǎn)換方式消除了3個并行LVDS數(shù)據(jù)輸入和LVDS時鐘路徑之間的偏斜問題，簡化了通過單個差分對的PCB走線和電纜傳輸24位總線的過程，同時通過將4個LVDS對縮小為1個LVDS對，降低了系統(tǒng)成本，減少了PCB層數(shù)、電纜寬度、連接器尺寸和引腳數(shù)量。

鏈路啟動與數(shù)據(jù)傳輸

• 鏈路啟動：DS99R421的啟動僅涉及一個PLL鎖定時間。FPD - Link接收器端必須鎖定其輸入的LVDS RxCLKIN，序列化器端從輸入的LVDS時鐘中提取參考時鐘。在鏈路的另一端，解串器（DS90UR124）需要檢測LVDS信號并鎖定輸入的串行流，將LOCK引腳置高，然后輸出有效數(shù)據(jù)。
• 數(shù)據(jù)傳輸：鏈路啟動后，DS99R421提供流式視頻接口。對于從FPD - Link接口接收到的每個像素時鐘（PCLK），恢復(fù)21位信息，包括18位RGB信息和三個視頻控制信號（HS、VS和DE），過采樣控制位也在這個PCLK域中采樣并附加到21位信息中，形成24位總有效負(fù)載。序列化器對這些數(shù)據(jù)進(jìn)行隨機(jī)化、加擾、平衡處理，并嵌入時鐘和串行鏈路控制信息，每PCLK向解串器傳輸28位信息。芯片組支持5 MHz至43 MHz的PCLK頻率范圍，在43 MHz的PCLK速率下，串行鏈路以1.2Gbps的速度發(fā)送28位數(shù)據(jù)，鏈路效率高達(dá)89%。

關(guān)鍵特性調(diào)節(jié)

預(yù)加重功能

預(yù)加重功能用于補(bǔ)償超長或有損的傳輸介質(zhì)。通過在“PRE”引腳連接一個外部電阻（Rpre）到Vss，可以啟用預(yù)加重功能。Rpre的值應(yīng)在6KΩ至100MΩ之間，避免使用小于6KΩ的值。預(yù)加重電路會將驅(qū)動電流增加到$I = 48 / (Rpre)$，例如當(dāng)$Rpre = 15KΩ$時，預(yù)加重電流增加3.2 mA。為了減少功率和符號間干擾（ISI），如果下一個周期中重復(fù)多個位值，下一個位將“去加重”。對于較短的電纜或距離，通常不需要預(yù)加重，應(yīng)在應(yīng)用電纜末端進(jìn)行信號質(zhì)量測量，以確定特定應(yīng)用的預(yù)加重量。

VOD選擇

序列化器線路驅(qū)動器的差分輸出電壓（VOD）幅度是可選的。通過VODSEL引腳的狀態(tài)可以選擇兩個級別。當(dāng)VODSEL引腳為低電平時，獲得正常輸出電平，大多數(shù)應(yīng)用應(yīng)將其設(shè)置為低電平；當(dāng)引腳為高電平時，輸出電流增加，VOD電平升高，僅適用于超長電纜或高損耗互連。

過采樣位

每PCLK最多可以通過串行鏈路發(fā)送三個額外的信號。過采樣位必須是低速信號，頻率應(yīng)小于PCLK頻率的1/5。DS99R421的OS[2:0] LVCMOS輸入具有寬滯后特性，有助于防止毛刺。由于過采樣技術(shù)和采樣時鐘的位置，會發(fā)生脈沖寬度失真，因此信號應(yīng)僅傳達(dá)電平信息。

接口設(shè)計(jì)要點(diǎn)

串行接口

DS99R421與DS90UR124之間的串行鏈路采用100Ω的平衡互連，兩端需進(jìn)行100Ω終端匹配和AC耦合。驅(qū)動器端的終端電阻應(yīng)靠近器件引腳，AC耦合電容應(yīng)靠近100Ω終端電阻放置。推薦使用NPO類1或X7R類2型電容，最小耐壓為50 WVDC，常見電容值為100 nF。DS90UR124的輸入級設(shè)計(jì)為AC耦合，提供了多種終端選項(xiàng)。

FPD Link接口

FPD - Link接口支持3數(shù)據(jù) + 時鐘（21位）接口，互連應(yīng)采用100Ω的差分對，DS99R421內(nèi)部提供終端匹配。顏色映射非常重要，F(xiàn)PD - Link接口上的位顏色放置將決定它們在輸出端的恢復(fù)位置。

應(yīng)用與布局考慮

應(yīng)用場景

DS99R421允許基于FPD - Link的總線通過最新一代LVDS解串器（DS90UR124）連接到顯示器中的單通道串行LVDS接口，適用于18位色深（RGB666）和高達(dá)1280 X 480的顯示格式，PCLK速率范圍為5至43MHz。

PCB布局與電源系統(tǒng)

在PCB布局方面，應(yīng)使用至少四層板，包含電源和接地層。將LVCMOS信號遠(yuǎn)離LVDS線路，避免耦合。推薦使用緊密耦合的100Ω差分線進(jìn)行LVDS互連，確保耦合噪聲為共模并被接收器拒絕，減少輻射。LVDS互連兩端都需要進(jìn)行100Ω終端匹配，電阻應(yīng)盡可能靠近發(fā)射器和接收器。電源系統(tǒng)應(yīng)使用至少四個0.1uF的電容進(jìn)行局部旁路，多個電源軌可以在3.3V平面上總線連接。

總結(jié)

DS99R421以其卓越的性能和豐富的功能，為電子工程師在FPD - Link到FPD - Link II LVDS轉(zhuǎn)換設(shè)計(jì)中提供了強(qiáng)大的支持。通過合理利用其預(yù)加重、VOD選擇等特性，以及遵循接口設(shè)計(jì)和PCB布局要點(diǎn)，可以實(shí)現(xiàn)高效、穩(wěn)定的數(shù)據(jù)傳輸。在實(shí)際應(yīng)用中，各位工程師還需根據(jù)具體需求進(jìn)行調(diào)試和優(yōu)化，以充分發(fā)揮DS99R421的優(yōu)勢。大家在使用DS99R421過程中遇到過哪些有趣的問題或者有什么獨(dú)特的設(shè)計(jì)經(jīng)驗(yàn)?zāi)?？歡迎在評論區(qū)分享交流。