文章來(lái)源：十二芯座

原文作者：MicroX

本文介紹了DRAM的結(jié)構(gòu)和讀取原理。

DRAM 組織結(jié)構(gòu)

DRAM 被組織成層次化的陣列，總共由數(shù)十億個(gè) DRAM 單元組成，每個(gè)單元存儲(chǔ)一位數(shù)據(jù)。

在現(xiàn)代系統(tǒng)中，CPU 芯片實(shí)現(xiàn)了一組內(nèi)存控制器，每個(gè)內(nèi)存控制器通過(guò)一個(gè)獨(dú)立的 I/O 總線(xiàn)與一個(gè) DRAM 通道對(duì)接，以執(zhí)行讀寫(xiě)及維護(hù)操作（eg.，refresh, RowHammer protection, memory scrubbing）。

該 I/O 總線(xiàn)與系統(tǒng)中的其他通道是獨(dú)立的。一個(gè) DRAM 通道可以承載一個(gè)或多個(gè) DRAM 模塊，每個(gè)模塊由一個(gè)或多個(gè) DRAM 層級(jí)（rank）組成。一個(gè)層級(jí)由多個(gè) DRAM 芯片構(gòu)成，這些芯片同步工作，同一通道內(nèi)的不同層級(jí)分時(shí)共享該通道的 I/O 總線(xiàn)。

Fig1. 展示了現(xiàn)代 DRAM 系統(tǒng)的典型組織結(jié)構(gòu)

一個(gè) DRAM 芯片由多個(gè) DRAM 存儲(chǔ)體（bank）組成，這些存儲(chǔ)體共享一個(gè)將它們連接到芯片 I/O 電路的內(nèi)置總線(xiàn)。在一個(gè) DRAM 存儲(chǔ)體內(nèi)，DRAM 單元被組織成多個(gè)（例如 128 個(gè)）密集的二維 DRAM 單元陣列，稱(chēng)為子陣列，以及用于操作子陣列內(nèi)數(shù)據(jù)的相應(yīng)外圍電路。

Fig2. 6F DRAM structure

子陣列內(nèi)的單元行（即 DRAM 行）共享一條導(dǎo)線(xiàn)（即字線(xiàn)），該導(dǎo)線(xiàn)由行解碼器驅(qū)動(dòng)，以打開(kāi)（即選中）待讀取或?qū)懭氲膯卧小?/p>

子陣列內(nèi)的單元列（即 DRAM 列）共享一條導(dǎo)線(xiàn)（即位線(xiàn)），該導(dǎo)線(xiàn)在行緩沖器（由感測(cè)放大器組成）的幫助下用于讀寫(xiě)單元。

這種 DRAM 單元的層次化布局使得可以使用唯一的通道、層級(jí)、存儲(chǔ)體、行和列地址來(lái)訪(fǎng)問(wèn)和更新 DRAM 系統(tǒng)中的任何數(shù)據(jù)。

DRAM Operation

內(nèi)存控制器通過(guò) I/O 總線(xiàn)發(fā)送一系列命令來(lái)與 DRAM 交互。

用于訪(fǎng)問(wèn) DRAM 有四個(gè)主要命令：ACT、WR、RD 和 PRE。

DRAM 命令調(diào)度受到一組時(shí)序參數(shù)的嚴(yán)格規(guī)范，這些參數(shù)確保在某個(gè)命令發(fā)出后經(jīng)過(guò)足夠的時(shí)間，以便 DRAM 能正確提供或保留數(shù)據(jù)。DRAM 命令和時(shí)序參數(shù)由 DRAM 標(biāo)準(zhǔn)定義，它們構(gòu)成了內(nèi)存控制器與 DRAM 芯片之間接口的一部分。

Fig3. Commands, timing parameters, and cell/bitline voltages during a DRAM read operation.

Fig3說(shuō)明了執(zhí)行一次 DRAM 讀操作時(shí)，所發(fā)出的命令、其管轄的時(shí)序參數(shù)以及它們對(duì)單元和位線(xiàn)電壓的影響。內(nèi)存控制器在調(diào)度每個(gè) DRAM 命令時(shí)強(qiáng)制執(zhí)行相關(guān)的時(shí)序參數(shù)。除了 DRAM 訪(fǎng)問(wèn)命令外，內(nèi)存控制器還會(huì)周期性地發(fā)出刷新（REF）命令，以防止因單元電容隨時(shí)間泄漏電荷而導(dǎo)致的數(shù)據(jù)丟失。

激活命令-ACT

ACT 命令通過(guò)將單元電容中包含的數(shù)據(jù)傳輸?shù)叫芯彌_器來(lái)激活（打開(kāi)）一個(gè) DRAM 行。ACT 延遲受 tRCD 時(shí)序參數(shù)約束，該參數(shù)確保自 ACT 命令發(fā)出后有足夠的時(shí)間讓數(shù)據(jù)在行緩沖器中穩(wěn)定下來(lái)（以便可以通過(guò)發(fā)出 RD 命令來(lái)讀取）。

ACT 包含兩個(gè)主要步驟：

1) 電容-位線(xiàn)電荷共享

2) 電荷恢復(fù)。

電荷共享從啟用字線(xiàn)開(kāi)始（Fig3中的1），這使得單元電容能夠與位線(xiàn)共享電荷，從而擾動(dòng)預(yù)充電后的位線(xiàn)電壓。一旦單元和位線(xiàn)電壓由于電荷共享而達(dá)到均衡，電荷恢復(fù)開(kāi)始（2）。在電荷恢復(fù)期間，感測(cè)放大器被啟用，首先檢測(cè)位線(xiàn)電壓的偏移，然后根據(jù)偏移方向?qū)⑽痪€(xiàn)恢復(fù)到完全的 Vss 或 Vdd 電壓。一旦位線(xiàn)恢復(fù)到可訪(fǎng)問(wèn)的電壓水平（3），就可以向該存儲(chǔ)體發(fā)出其他 DRAM 命令（例如，RD、WR）。

讀取命令-RD

在行激活之后，內(nèi)存控制器通過(guò)發(fā)出 RD 命令從打開(kāi)的行中讀取數(shù)據(jù)。RD 命令包含一個(gè)列地址，該地址指示要讀取的打開(kāi)行的部分。當(dāng) DRAM 芯片收到 RD 命令時(shí)，它首先將打開(kāi)行的請(qǐng)求部分加載到全局行緩沖器中。

數(shù)據(jù)進(jìn)入全局行緩沖器后，DRAM 芯片通過(guò)數(shù)據(jù)總線(xiàn)將數(shù)據(jù)發(fā)送給內(nèi)存控制器。RD 命令受時(shí)序參數(shù) tCL 約束，在此時(shí)間之后數(shù)據(jù)會(huì)出現(xiàn)在數(shù)據(jù)總線(xiàn)上。

寫(xiě)入命令-WR

WR 命令（Fig3中未顯示）修改打開(kāi)的 DRAM 行中的數(shù)據(jù)。WR 的操作類(lèi)似于 ACT，因?yàn)檫@兩個(gè)命令都需要等待足夠的時(shí)間，讓感測(cè)放大器恢復(fù) DRAM 單元中的數(shù)據(jù)。類(lèi)似于感測(cè)放大器在 ACT 的第二步（即電荷恢復(fù)）期間恢復(fù)單元電容的方式，對(duì)于 WR，感測(cè)放大器則用 WR 命令提供的新數(shù)據(jù)值來(lái)恢復(fù)電容器。WR 的恢復(fù)延遲受 tWR 時(shí)序參數(shù)約束。對(duì)于 ACT 和 WR 命令，恢復(fù)延遲都源于感測(cè)放大器驅(qū)動(dòng)位線(xiàn)以補(bǔ)充 DRAM 單元電容的電荷。

預(yù)充電命令-PRE

PRE 用于關(guān)閉一個(gè)打開(kāi)的 DRAM 行，并為 DRAM 存儲(chǔ)體激活另一行做準(zhǔn)備。內(nèi)存控制器可以在至少經(jīng)過(guò) tRAS 時(shí)序參數(shù)規(guī)定的時(shí)間間隔后，向同一存儲(chǔ)體發(fā)出跟隨在 ACT 之后的 PRE 命令。

tRAS 確保有足夠的時(shí)間將激活行的 DRAM 單元完全恢復(fù)到可預(yù)充電的電壓水平（Fig3中的4）。

PRE 的延遲受 tRP 時(shí)序參數(shù)約束，該參數(shù)允許足夠的時(shí)間將位線(xiàn)電壓設(shè)置回參考電壓水平（例如，Vdd/2）。在tRP之后（Fi3中的5），內(nèi)存控制器可以向同一存儲(chǔ)體發(fā)出 ACT 命令以打開(kāi)新的一行。

刷新命令-REF

DRAM 單元無(wú)法永久存儲(chǔ)其數(shù)據(jù)，因?yàn)閱卧娙輹?huì)隨時(shí)間泄漏電荷。

DRAM 單元的保持時(shí)間定義為數(shù)據(jù)存入單元后仍能被正確讀出的時(shí)間長(zhǎng)度。

為了確保數(shù)據(jù)完整性，必須定期刷新 DRAM 單元。為了實(shí)現(xiàn)所有 DRAM 單元的定期刷新，內(nèi)存控制器周期性地發(fā)出刷新（REF）命令，以確保每個(gè) DRAM 單元在一個(gè)固定的刷新窗口期內(nèi)（通常在實(shí)現(xiàn) DDR4 標(biāo)準(zhǔn)的芯片中為 32 ms 或 64 ms）被刷新一次。DRAM 芯片在收到單個(gè) REF 命令時(shí)刷新若干行（例如 16 行），完成此操作需要 tRFC 時(shí)間。