探索RC22312/RC22308：低相位噪聲時鐘合成器的卓越之選

在高速數(shù)據(jù)傳輸和高精度測量的時代，時鐘合成器的性能對系統(tǒng)的穩(wěn)定性和準(zhǔn)確性起著關(guān)鍵作用。今天，我們將深入探討Renesas的RC22312/RC22308 FemtoClock? 3多頻率時鐘合成器，看看它如何在眾多應(yīng)用中脫穎而出。

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產(chǎn)品概述

RC22312/RC22308是一款超低相位噪聲的多頻率時鐘合成器和數(shù)控振蕩器（DCO）。它具有高度的靈活性和低功耗特性，能夠輸出RMS抖動僅為25fs的時鐘信號，支持112Gbps和224Gbps的SerDes，為高速數(shù)據(jù)傳輸提供了可靠的時鐘源。

應(yīng)用領(lǐng)域廣泛

• 高速通信：適用于112Gbps和224Gbps SerDes，以及100 / 200 / 400 / 800 / 1600 Gbps以太網(wǎng)PHY的時鐘合成。
• 網(wǎng)絡(luò)設(shè)備：可用于交換機和路由器，確保數(shù)據(jù)的穩(wěn)定傳輸。
• 醫(yī)療成像：為醫(yī)療成像設(shè)備提供精確的時鐘信號，提高圖像質(zhì)量。
• 測試與測量：滿足測試和測量設(shè)備對高精度時鐘的需求。

特性亮點突出

• 超低抖動：在12kHz至20MHz頻率范圍內(nèi)，RMS抖動僅為25fs（4MHz HPF），有效降低了時鐘信號的相位噪聲。
• 寬輸出頻率范圍：差分輸出頻率范圍為4kHz至1GHz，單端輸出頻率范圍為4kHz至250MHz，能夠滿足不同應(yīng)用的需求。
• 多輸出配置：最多可提供12個HCSL或LVDS輸出，并配備獨立的整數(shù)分頻器。差分輸出還可配置為兩個單端輸出。
• 超高頻率分辨率：DCO頻率分辨率小于$10^{-13}$，實現(xiàn)了精確的頻率控制。
• 工廠可編程OTP：內(nèi)部OTP可進(jìn)行工廠編程，方便用戶進(jìn)行定制化配置。
• 小尺寸封裝：RC22312采用9 × 9 mm、64-VFQFPN封裝，RC22308采用7 × 7 mm、48-VFQFPN封裝，節(jié)省了電路板空間。
• 寬工作電壓和溫度范圍：工作電壓為1.8V，串口支持1.8V或3.3V；環(huán)境工作溫度范圍為-40°C至85°C，電路板工作溫度范圍為-40°C至105°C。

詳細(xì)規(guī)格解析

引腳信息

RC22312和RC22308的引腳分配和描述詳細(xì)且清晰。例如，XIN和XOUT引腳用于連接外部晶體諧振器或振蕩器，為設(shè)備提供頻率參考；OUTx和nOUTx引腳用于輸出時鐘信號，可配置為LVDS、HCSL或LVCMOS輸出；nMR引腳為低電平有效主復(fù)位引腳，確保設(shè)備的可靠復(fù)位。同時，輸入引腳的電容、上拉電阻和下拉電阻等參數(shù)也有明確規(guī)定，為電路設(shè)計提供了準(zhǔn)確的依據(jù)。

電氣特性

• 絕對最大額定值：規(guī)定了設(shè)備在各種電氣參數(shù)下的最大承受范圍，如電源電壓、輸入電壓、輸入電流、輸出電流等，確保設(shè)備在安全的工作條件下運行。
• 推薦工作條件：明確了設(shè)備正常工作所需的條件，包括最大結(jié)溫、環(huán)境工作溫度、電源電壓和上電時間等，保證了設(shè)備的性能和可靠性。
• 相位抖動：APLL和FOD的相位抖動指標(biāo)在不同頻率條件下都有詳細(xì)的測試數(shù)據(jù)，為評估設(shè)備的時鐘質(zhì)量提供了重要參考。
• 輸出頻率和啟動時間：差分輸出頻率范圍為4kHz至1GHz，LVCMOS輸出頻率范圍為4kHz至250MHz，啟動時間在合成器模式下約為9.9ms，滿足了快速啟動和寬頻率范圍的需求。

功能描述

• 頻率參考：設(shè)備可通過連接外部晶體諧振器或振蕩器來獲取頻率參考，頻率范圍和電氣特性在數(shù)據(jù)表中有明確說明。
• 模擬PLL：內(nèi)部APLL能夠鎖定設(shè)備振蕩器，并合成9.70GHz至10.75GHz之間的超低相位噪聲時鐘，為DCO和FOD提供穩(wěn)定的時鐘源。
• 整數(shù)和分?jǐn)?shù)輸出分頻器：整數(shù)輸出分頻器（IOD）可將輸入時鐘按可編程的21位整數(shù)值進(jìn)行分頻，分?jǐn)?shù)輸出分頻器（FOD）則能合成120MHz至700MHz的低相位噪聲時鐘，支持整數(shù)、有理數(shù)和分?jǐn)?shù)分頻，頻率分辨率高達(dá)1ppt。
• 分頻器同步：IODs實現(xiàn)了同步功能，確保輸出時鐘的上升沿在APLL時鐘的特定周期內(nèi)對齊，提高了時鐘信號的一致性。
• 狀態(tài)和控制：所有控制和狀態(tài)寄存器可通過1MHz $I^{2}C$或20MHz SPI從微處理器接口進(jìn)行訪問，設(shè)備還可自動從內(nèi)部OTP存儲器加載配置，或通過$I^{2}C$主接口從外部EEPROM加載配置。

應(yīng)用注意事項

電源考慮

雖然設(shè)備對電源供電順序沒有嚴(yán)格要求，但如果$VDDOx$或$VDD_CLK$在$VDD_VCO$或$VDDD33_DIA$之后達(dá)到標(biāo)稱電壓的90%，則需要進(jìn)行軟復(fù)位或主復(fù)位，以確保輸出分頻器同步。同時，可使用Renesas IC Toolbox（RICBox）軟件工具進(jìn)行電源和電流消耗計算。

復(fù)位控制

上電后，當(dāng)$VDDXO_DCD$和$VDDD33_DIA$電源達(dá)到標(biāo)稱電壓的90%后5ms，內(nèi)部上電復(fù)位（POR）信號將被置位。主復(fù)位序列可通過控制nMR引腳的電壓電平來啟動，在復(fù)位過程中，時鐘輸出可根據(jù)out_startup寄存器字段的值選擇是否禁用。

未使用引腳處理

• LVCMOS控制引腳：內(nèi)部有上拉電阻，可根據(jù)需要添加額外的1kΩ上拉電阻。
• LVCMOS輸出引腳：未使用的LVCMOS輸出應(yīng)浮空，并配置為高阻抗?fàn)顟B(tài)，以防止產(chǎn)生噪聲。
• 差分輸出引腳：未使用的差分輸出應(yīng)浮空，且差分輸出對的兩側(cè)應(yīng)同時浮空或進(jìn)行終端匹配。

晶體接口驅(qū)動

當(dāng)使用外部振蕩器驅(qū)動晶體接口時，XOUT引腳浮空，XIN輸入由AC耦合的LVCMOS驅(qū)動器或差分驅(qū)動器的一側(cè)驅(qū)動。XIN引腳內(nèi)部偏置為0.6V，輸入電壓擺幅應(yīng)在0.5V至1.2V峰峰值之間，壓擺率不小于0.6V/ns。

差分輸出終端匹配

• 直接耦合HCSL終端匹配：對于HCSL接收器，設(shè)備輸出應(yīng)配置為HCSL并直接耦合，支持多種可編程的電壓擺幅選項，可使用內(nèi)部50Ω電阻進(jìn)行源端匹配。
• 直接耦合LVDS終端匹配：對于LVDS接收器，設(shè)備輸出應(yīng)配置為LVDS并直接耦合，推薦的終端電阻值為90Ω至132Ω，應(yīng)盡量靠近接收器放置。
• AC耦合差分終端匹配：對于不支持HCSL或LVDS的差分接收器，設(shè)備輸出應(yīng)配置為HCSL并采用AC耦合方式，可通過選擇合適的電阻來提供偏置電壓，并根據(jù)需要調(diào)整輸出幅度。

總結(jié)

RC22312/RC22308以其超低相位噪聲、寬輸出頻率范圍、多輸出配置和靈活的控制方式，成為高速數(shù)據(jù)傳輸和高精度測量等應(yīng)用的理想選擇。在實際設(shè)計中，我們需要根據(jù)具體的應(yīng)用需求，合理選擇頻率參考、配置輸出分頻器，并注意電源、復(fù)位、引腳處理和終端匹配等問題，以充分發(fā)揮設(shè)備的性能優(yōu)勢。你在使用類似時鐘合成器的過程中遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。