深入解析RENESAS RC38312/RC38112：高性能時(shí)鐘合成器的技術(shù)奧秘

在現(xiàn)代電子系統(tǒng)中，時(shí)鐘信號(hào)的穩(wěn)定性和低相位噪聲對(duì)于確保系統(tǒng)的高性能和可靠性至關(guān)重要。RENESAS的RC38312/RC38112作為一款超低頻相位噪聲無(wú)線(xiàn)電同步器、多頻時(shí)鐘合成器和數(shù)控振蕩器（DCO），為4G和5G RF收發(fā)器以及高速SerDes應(yīng)用提供了卓越的解決方案。本文將深入剖析這款器件的特性、功能和應(yīng)用，為電子工程師們?cè)谠O(shè)計(jì)中提供有價(jià)值的參考。

文件下載：Renesas Electronics RC38x12 FemtoClock?3無(wú)線(xiàn)同步器.pdf

一、器件概述

RC38312/RC38112具備超低的帶內(nèi)相位噪聲和雜散特性，能夠輸出抖動(dòng)低于25fs - rms的時(shí)鐘信號(hào)，滿(mǎn)足112Gbps和224Gbps SerDes的嚴(yán)格要求。它擁有四個(gè)差分時(shí)鐘輸入和十二個(gè)差分時(shí)鐘輸出，其中八個(gè)差分輸出可配置為L(zhǎng)VDS、HCSL（AC - LVPECL）或CML輸出，四個(gè)差分輸出可配置為L(zhǎng)VDS或HCSL（AC - LVPECL）輸出，也可各自配置為兩個(gè)LVCMOS輸出。這種靈活的配置使得該器件能夠適應(yīng)多種不同的應(yīng)用場(chǎng)景。

二、關(guān)鍵特性

超低相位噪聲

該器件的合成器具有超低的相位噪聲，在12kHz至20MHz范圍內(nèi)，抖動(dòng)低于25fs RMS（4MHz HPF）。這一特性對(duì)于對(duì)相位噪聲敏感的應(yīng)用，如高速數(shù)據(jù)傳輸和無(wú)線(xiàn)通信，至關(guān)重要。

多域獨(dú)立控制

它擁有三個(gè)獨(dú)立的低相位噪聲同步域和四個(gè)獨(dú)立的低相位噪聲頻率域，提供了更高的靈活性和控制能力。不同的域可以獨(dú)立配置和操作，以滿(mǎn)足不同的系統(tǒng)需求。

接口支持

支持JESD204B/C標(biāo)準(zhǔn)，這使得它能夠與其他符合該標(biāo)準(zhǔn)的設(shè)備進(jìn)行無(wú)縫連接，增強(qiáng)了系統(tǒng)的兼容性和互操作性。

時(shí)間同步功能

具備時(shí)間同步模塊，包括時(shí)間數(shù)字轉(zhuǎn)換器（TDC）、時(shí)間計(jì)數(shù)器（TOD）和PTP時(shí)鐘。這些功能使得該器件能夠?qū)崿F(xiàn)精確的時(shí)間同步，適用于需要高精度時(shí)間參考的應(yīng)用，如工業(yè)自動(dòng)化和通信網(wǎng)絡(luò)。

豐富的輸出配置

十二個(gè)時(shí)鐘輸出帶有獨(dú)立的整數(shù)分頻器，可根據(jù)需要靈活調(diào)整輸出頻率。輸出類(lèi)型包括LVDS、HCSL（AC - LVPECL）、CML和LVCMOS，能夠滿(mǎn)足不同負(fù)載和接口的要求。

寬輸出頻率范圍

CML輸出頻率范圍為DC至2.5GHz，LVDS或HCSL輸出頻率范圍為DC至1GHz，LVCMOS輸出頻率范圍為DC至250MHz。這種寬頻率范圍使得該器件能夠適應(yīng)多種不同的應(yīng)用場(chǎng)景。

三、功能模塊詳解

設(shè)備頻率參考

RC38312/RC38112需要一個(gè)設(shè)備頻率參考，可以使用外部晶體諧振器或外部振蕩器來(lái)實(shí)現(xiàn)。晶體諧振器的諧振頻率必須在25MHz至80MHz之間，而外部振蕩器則需要提供頻率在25MHz至100MHz之間的低相位噪聲時(shí)鐘。頻率參考的相位噪聲、準(zhǔn)確性和穩(wěn)定性直接影響到器件輸出時(shí)鐘的性能。

模擬PLL（APLL）

內(nèi)部APLL的帶寬約為1MHz，能夠鎖定到頻率參考并合成超低頻相位噪聲的時(shí)鐘信號(hào)。根據(jù)器件版本的不同，其輸出頻率范圍可以是9.70GHz至10.40GHz或9.30GHz至10.0GHz。APLL繼承了頻率參考的頻率準(zhǔn)確性，決定了設(shè)備的自由運(yùn)行頻率準(zhǔn)確性。

整數(shù)輸出分頻器（IOD）

每個(gè)IOD可以將輸入時(shí)鐘除以一個(gè)可編程的23位整數(shù)值，從而實(shí)現(xiàn)輸出頻率的靈活調(diào)整。

分?jǐn)?shù)輸出分頻器（FOD）

FOD能夠?qū)PLL時(shí)鐘進(jìn)行分頻，合成具有可編程頻率的低相位噪聲時(shí)鐘。它支持整數(shù)分頻、有理數(shù)分頻和分?jǐn)?shù)分頻，頻率分辨率可達(dá)1萬(wàn)億分之一。當(dāng)配置為分?jǐn)?shù)分頻時(shí)，F(xiàn)OD可以作為DCO使用，并且能夠抵消通過(guò)組合總線(xiàn)對(duì)APLL進(jìn)行的數(shù)字頻率調(diào)整，使得其輸出頻率幾乎不受APLL數(shù)字控制的影響。

數(shù)字PLL（DPLL）

DPLL可以鎖定到1kHz至33MHz的參考頻率，通過(guò)組合總線(xiàn)使用數(shù)字頻率控制字來(lái)控制其相應(yīng)的合成器（APLL或FOD）。DPLL支持1mHz至1kHz的環(huán)路濾波器設(shè)置，并且可以工作在自由運(yùn)行、獲取、正常、保持和無(wú)縫切換五種狀態(tài)。

參考監(jiān)視器

參考監(jiān)視器可以持續(xù)監(jiān)測(cè)參考信號(hào)的丟失和頻率偏移，根據(jù)用戶(hù)編程的閾值進(jìn)行判斷。這有助于確保系統(tǒng)的穩(wěn)定性和可靠性，及時(shí)發(fā)現(xiàn)并處理參考信號(hào)的異常情況。

SYSREF控制器

該器件包含一個(gè)SYSREF控制器，可以在任何OUT[11:0]輸出上輸出SYSREF信號(hào)。SYSREF控制器可以通過(guò)多種方式觸發(fā)，如電平敏感的GPIO信號(hào)、寄存器位控制等，并且可以控制多個(gè)連接的RC38312/RC38112設(shè)備同時(shí)生成同步的SYSREF信號(hào)。

時(shí)間同步模塊

時(shí)間同步模塊包括TOD和合成相位抖動(dòng)測(cè)量功能，以及TDC用于精確的相位和時(shí)間比較。TOD和合成相位抖動(dòng)測(cè)量可以確保輸出時(shí)鐘的時(shí)間準(zhǔn)確性，而TDC則可以在不同信號(hào)之間進(jìn)行精確的時(shí)間測(cè)量和比較，適用于需要高精度時(shí)間同步的應(yīng)用。

四、應(yīng)用信息

電源考慮

該器件沒(méi)有電源供應(yīng)順序要求，但如果$V_{DDOx}$或$VDD_CLK$在$VDDDIG$之后達(dá)到$V{DD}$標(biāo)稱(chēng)值的90%，則必須發(fā)起軟復(fù)位或主復(fù)位以確保輸出分頻器同步。在進(jìn)行電源和電流消耗計(jì)算時(shí)，可以使用Renesas IC Toolbox（RICBox）軟件工具。

上電復(fù)位和復(fù)位控制器

上電后，內(nèi)部上電復(fù)位（POR）信號(hào)在$V_{DDXO}$、$VDD_DCD$和$DDD33DIG$電源都達(dá)到$V{DD}$標(biāo)稱(chēng)值的90%后20ms被觸發(fā)。主復(fù)位序列可以通過(guò)nMR引腳的電壓變化來(lái)啟動(dòng)，在復(fù)位過(guò)程中，時(shí)鐘輸出的狀態(tài)會(huì)根據(jù)配置進(jìn)行調(diào)整。

未使用引腳的建議

未使用的CLKIN/nCLKIN引腳應(yīng)保持浮空，LVCMOS控制引腳具有內(nèi)部上拉電阻，未使用的LVCMOS輸出引腳應(yīng)配置為高阻抗?fàn)顟B(tài)以防止噪聲產(chǎn)生，未使用的差分輸出引腳應(yīng)保持浮空或進(jìn)行適當(dāng)?shù)亩私印?/p>

晶體接口驅(qū)動(dòng)

當(dāng)驅(qū)動(dòng)晶體接口時(shí)，XOUT引腳應(yīng)保持浮空，XIN輸入可以由AC耦合的LVCMOS驅(qū)動(dòng)器或AC耦合差分驅(qū)動(dòng)器的一側(cè)進(jìn)行驅(qū)動(dòng)。XIN引腳內(nèi)部偏置為0.6V，輸入電壓擺幅應(yīng)在0.5V峰 - 峰至1.2V峰 - 峰之間，壓擺率不應(yīng)小于0.2V/ns。

差分輸出端接

該器件的可編程差分時(shí)鐘輸出支持LVDS、HCSL和CML，不同的輸出類(lèi)型可以采用不同的端接方式。對(duì)于LVDS、HCSL或CML接收器，可以采用直接耦合的方式；對(duì)于其他類(lèi)型的差分接收器，可以采用AC耦合的方式。在進(jìn)行端接時(shí)，需要根據(jù)接收器的規(guī)格選擇合適的端接電阻和偏置電壓。

五、總結(jié)

RENESAS的RC38312/RC38112是一款功能強(qiáng)大、性能卓越的時(shí)鐘合成器和同步器，具有超低的相位噪聲、豐富的功能和靈活的配置選項(xiàng)。它適用于多種應(yīng)用場(chǎng)景，如5G無(wú)線(xiàn)單元、高速數(shù)據(jù)傳輸和高精度時(shí)間同步等。電子工程師們?cè)谠O(shè)計(jì)中可以充分利用該器件的特性，提高系統(tǒng)的性能和可靠性。在實(shí)際應(yīng)用中，需要根據(jù)具體的系統(tǒng)需求進(jìn)行合理的配置和優(yōu)化，同時(shí)注意電源管理、引腳使用和端接等方面的問(wèn)題，以確保器件的正常工作和最佳性能。你在使用類(lèi)似器件的過(guò)程中遇到過(guò)哪些挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見(jiàn)解。