作者：黃晶晶

在AI發(fā)展浪潮下，算力體系的軟硬件協(xié)同適配能力持續(xù)躍升，從芯片架構(gòu)優(yōu)化、大模型逐漸收斂到算力調(diào)度機(jī)制，全鏈路的技術(shù)迭代已大幅消解算力供給與應(yīng)用需求間的適配性矛盾。當(dāng)算力不再是制約AI應(yīng)用的核心瓶頸時(shí)，存力的戰(zhàn)略重要性隨之凸顯，成為決定算力價(jià)值能否高效釋放的關(guān)鍵支撐。

存力的核心效能直接關(guān)乎數(shù)據(jù)的存儲(chǔ)密度、讀寫(xiě)效率與安全性，無(wú)論是大模型訓(xùn)練還是實(shí)時(shí)業(yè)務(wù)場(chǎng)景下的低延遲數(shù)據(jù)調(diào)取，都對(duì)存力的性能指標(biāo)、底層架構(gòu)、成本控制等提出新的要求。

當(dāng)前AI加速?gòu)脑贫讼蚨藗?cè)落地，AI推理接棒AI訓(xùn)練成為更廣闊的市場(chǎng)。2025年不少存儲(chǔ)廠商圍繞AI存儲(chǔ)的研發(fā)與部署取得進(jìn)展，諸多新興存儲(chǔ)技術(shù)將賦能AI應(yīng)用的大規(guī)模落地。

HBM4E定制化

臺(tái)積電提出定制HBM將在HBM4E時(shí)代正式落地，即C-HBM4E。在 C-HBM4E 上，為向基礎(chǔ)裸片集成MC（內(nèi)存控制器）以滿足節(jié)省計(jì)算芯片面積等需求，臺(tái)積電將提供 N3P 先進(jìn)制程基礎(chǔ)裸片解決方案，可將能效提升至HBM3E基礎(chǔ)裸片的2倍左右。同時(shí) C-HBM4E 的 Vdd 電壓將僅有 0.75V，較HBM4 進(jìn)一步降低。

去年，SK 海力士與臺(tái)積電簽署諒解備忘錄，臺(tái)積電負(fù)責(zé)生產(chǎn)HBM4的基礎(chǔ)裸片。SK 海力士以往 HBM 產(chǎn)品的基礎(chǔ)裸片由自身制程工藝制造，而 HBM4 采用臺(tái)積電的先進(jìn)邏輯工藝。
在SK 海力士首次公開(kāi)展示的HBM4可以看到，該產(chǎn)品采用12層堆疊結(jié)構(gòu)，通過(guò)臺(tái)積電N3 工藝制造的基底裸片，實(shí)現(xiàn)了單顆36GB容量和2TB/s 的帶寬突破，較前代 HBM3E 的傳輸速度提升了60% 以上。
美光下一代 HBM4E內(nèi)存規(guī)劃中，與完全基于自研先進(jìn) CMOS 基底芯片的HBM 不同，HBM4E的基底邏輯芯片將與臺(tái)積電合作制造，涵蓋標(biāo)準(zhǔn)品與定制化產(chǎn)品。美光預(yù)計(jì) HBM4E 將于2027 年正式推出。此外，三星電子計(jì)劃最早于明年上半年完成 HBM4E 的開(kāi)發(fā)工作。

HBF

SanDisk閃迪在今年2月份展示最新研發(fā)的高帶寬閃存（HBF），這是專為AI領(lǐng)域設(shè)計(jì)的新型存儲(chǔ)器架構(gòu)。HBF全稱HighBandwidthFlash，其結(jié)構(gòu)與堆疊DRAM芯片的HBM類似，是一種通過(guò)堆疊NAND閃存而制成的產(chǎn)品。

在設(shè)計(jì)上，HBF結(jié)合了3DNAND閃存和高帶寬存儲(chǔ)器（HBM）的特性，能更好地滿足AI推理的需求。HBF的堆疊設(shè)計(jì)類似于HBM，通過(guò)硅通孔（TSVs）將多個(gè)高性能閃存核心芯片堆疊，連接到可并行訪問(wèn)閃存子陣列的邏輯芯片上。也就是基于SanDisk的BICS3DNAND技術(shù)，采用CMOS直接鍵合到陣列（CBA）設(shè)計(jì)，將3DNAND存儲(chǔ)陣列鍵合在I/O芯片上。

HBF可匹配HBM的帶寬，同時(shí)以相近的成本實(shí)現(xiàn)每個(gè)堆棧的容量比HBM高出8到16倍。HBF使用16個(gè)核心芯片，單堆棧容量可達(dá)512GB，8個(gè)HBF堆棧可實(shí)現(xiàn)4TB的容量。

據(jù)介紹，單顆HBF可容納完整的64B模型，有望應(yīng)用于手機(jī)端大模型本地化，也適用于自動(dòng)駕駛、AI玩具、IoT等邊緣設(shè)備的低功耗、高容量的邊緣AI存儲(chǔ)需求。

不過(guò)，HBF主要具備高帶寬和容量的特性，但由于NAND閃存的延遲較高，HBF在速度上不如DRAM。因此，?該技術(shù)針對(duì)的是讀取密集型AI推理任務(wù)，而不是延遲敏感型應(yīng)用。

來(lái)自韓國(guó)科學(xué)技術(shù)高等研究院(KAIST)的JounghoKim教授被稱為“HBM之父”，他的團(tuán)隊(duì)提出一種架構(gòu)，認(rèn)為100GB的HBM可以作為1TB的HBF前面的緩存層，這將充分利用HBF的優(yōu)勢(shì)同時(shí)不會(huì)導(dǎo)致性能下降。

Sandisk預(yù)計(jì)在2026年下半年交付其HBF閃存的第一批樣品，首批采用HBF的AI推理設(shè)備樣品將于2027年初上市。

其他廠商方面，SK海力士推出了名為“AIN系列”的全新產(chǎn)品線，其中就包含HBF。而三星也已經(jīng)啟動(dòng)自有HBF產(chǎn)品的早期概念設(shè)計(jì)工作。Kioxia于今年8月展示了一款5TB超高速HBF原型產(chǎn)品。

HBS

SK海力士正在研發(fā)一項(xiàng)全新的高帶寬存儲(chǔ)HBS，采用了創(chuàng)新的芯片堆疊方案。根據(jù)規(guī)劃，該技術(shù)將通過(guò)一種名為垂直導(dǎo)線扇出（VFO）的封裝工藝，實(shí)現(xiàn)最多16層DRAM與NAND芯片的垂直堆疊，這種高密度的堆疊方式將大幅提升數(shù)據(jù)處理速度，為移動(dòng)設(shè)備的AI運(yùn)算提供強(qiáng)有力的存儲(chǔ)支撐。

SK 海力士正在開(kāi)發(fā)的VFO技術(shù)選擇銅線而非銅柱。DRAM 以階梯式方式堆疊，然后將環(huán)氧樹(shù)脂注入空白處以使其硬化，來(lái)實(shí)現(xiàn)移動(dòng)DRAM芯片的堆疊，并通過(guò)垂直柱狀線/重新分布層連接到基板。

SK 海力士的 VFO 技術(shù)結(jié)合FOWLP（晶圓級(jí)封裝）和 DRAM 堆疊兩項(xiàng)技術(shù)，VFO 技術(shù)通過(guò)垂直連接，大幅縮短了電信號(hào)在多層 DRAM 間的傳輸路徑，將線路長(zhǎng)度縮短至傳統(tǒng)內(nèi)存的 1/4 以下，將能效提高 4.9%。這種方式雖然增加1.4% 的散熱量，但是封裝厚度卻減少27%。

VFO封裝摒棄了傳統(tǒng)的彎曲導(dǎo)線連接方式，采用直線直接連接堆疊的DRAM和NAND芯片。這一改進(jìn)不僅大幅縮短布線距離，更有效減少信號(hào)傳輸過(guò)程中的損耗與延遲，同時(shí)還能支持更多的I/O通道，從多個(gè)維度推動(dòng)整體數(shù)據(jù)處理性能的大幅提升。

此外，HBS無(wú)需采用HBM所依賴的硅通孔TSV工藝，不僅降低制造成本，還能有效提升產(chǎn)品良率。未來(lái)HBS將采用與手機(jī)芯片組協(xié)同封裝的模式，再一同安裝到設(shè)備主板上，實(shí)現(xiàn)硬件層面的高效適配。

目前，SK海力士尚未公布 HBS 技術(shù)的具體量產(chǎn)時(shí)間表，HBS存儲(chǔ)有望在未來(lái)2-3 年內(nèi)實(shí)現(xiàn)商業(yè)化應(yīng)用，成為移動(dòng)終端存儲(chǔ)的新一代標(biāo)桿產(chǎn)品。

端側(cè)堆疊DRAM

華邦電子推出的CUBE（Customized Ultra-Bandwidth Elements）是一種針對(duì)SoC（System on Chip）在DRAM合封上遇到的挑戰(zhàn)所設(shè)計(jì)的創(chuàng)新內(nèi)存產(chǎn)品。這種緊湊超高帶寬DRAM專為邊緣計(jì)算領(lǐng)域設(shè)計(jì)，通過(guò)將SoC裸片置于DRAM裸片上方，CUBE技術(shù)能夠在不采用SoC的TSV（Through-Silicon Via）工藝的同時(shí)，達(dá)到降低成本和尺寸的目的。此外，它還改進(jìn)了散熱效果，并特別適用于對(duì)低功耗、高帶寬以及中低容量?jī)?nèi)存有需求的應(yīng)用場(chǎng)景。

兆易創(chuàng)新基于堆疊內(nèi)存的定制化方案已經(jīng)有先導(dǎo)客戶的先導(dǎo)產(chǎn)品實(shí)現(xiàn)發(fā)布和落地。兆易創(chuàng)新積極與邏輯芯片客戶合作，覆蓋多種端側(cè)的應(yīng)用。目前已經(jīng)有一些項(xiàng)目落地，公司也向產(chǎn)業(yè)合作伙伴和業(yè)界證明公司定制化存儲(chǔ)帶來(lái)的帶寬、功耗、能效等方面的優(yōu)勢(shì)和成果。明年以后有望看到定制化存儲(chǔ)解決方案，在包括AIPC、手機(jī)、端側(cè)智能設(shè)備、汽車等領(lǐng)域?qū)崿F(xiàn)樣品推出和芯片的量產(chǎn)。

摩根士丹利最新研報(bào)表示，WoW（晶圓堆疊）技術(shù)采用3D封裝解決方案，讓芯片“上下疊加”，WoW能夠?qū)崿F(xiàn)10倍內(nèi)存帶寬提升和90%功耗降低，有望破解邊緣AI發(fā)展瓶頸。報(bào)告稱，兆易創(chuàng)新與長(zhǎng)鑫存儲(chǔ)合作開(kāi)發(fā)，4層堆疊已成熟，8層堆疊也在路線圖中。

存算一體

近日，英偉達(dá)與人工智能芯片初創(chuàng)公司Groq達(dá)成技術(shù)許可合作，將采用Groq的推理技術(shù)。

Groq公司研發(fā)的語(yǔ)言處理單元（Language Processing Unit，簡(jiǎn)稱LPU），憑借獨(dú)特架構(gòu)展現(xiàn)出極高的推理性能，是一款典型的近存計(jì)算芯片。

該芯片采用14nm制程，搭載230MB SRAM以保障內(nèi)存帶寬，片上內(nèi)存帶寬達(dá)80TB/s。SRAM的訪問(wèn)速度遠(yuǎn)快于DRAM，使其在計(jì)算密集型應(yīng)用中表現(xiàn)突出；而大容量SRAM的配置，有助于提升機(jī)器學(xué)習(xí)、人工智能等計(jì)算密集型工作負(fù)載的處理效率。

此外，Axelera的AIPU芯片采用創(chuàng)新的內(nèi)存計(jì)算技術(shù)。與傳統(tǒng)磁盤(pán)存儲(chǔ)相比，內(nèi)存計(jì)算將數(shù)據(jù)直接存儲(chǔ)在主內(nèi)存（RAM）中，大幅提升數(shù)據(jù)處理速度。AI芯片初創(chuàng)公司EnCharge AI研發(fā)出一種新型內(nèi)存計(jì)算架構(gòu)，專為AI推理場(chǎng)景設(shè)計(jì)。其核心技術(shù)是基于模擬存內(nèi)計(jì)算的AI芯片，該創(chuàng)新設(shè)計(jì)采用“基于電荷的存儲(chǔ)器”，通過(guò)讀取存儲(chǔ)平面上的電流而非單個(gè)比特單元處理數(shù)據(jù)，并使用更精確的電容器替代傳統(tǒng)半導(dǎo)體器件。

此外，d-Matrix采用數(shù)字內(nèi)存計(jì)算（DIMC）引擎架構(gòu)，將計(jì)算單元遷移至RAM（內(nèi)存）附近；該數(shù)字存算一體技術(shù)通過(guò)合并存儲(chǔ)器與計(jì)算單元中的乘法累加器（MAC），顯著提升計(jì)算帶寬與效率，同時(shí)降低延遲、減少能耗。

昕原半導(dǎo)體的ATOM（AI Thruster Optimized Memory）產(chǎn)品系列，利用ReRAM（阻變存儲(chǔ)器）兼容先進(jìn)工藝的特性，將存儲(chǔ)單元與計(jì)算單元融為一體，相比傳統(tǒng)方案實(shí)現(xiàn)數(shù)十倍的帶寬、性能及能效比提升。

微納核芯首創(chuàng)三維存算一體（3D-CIM）架構(gòu)，破解“高性能+低功耗+低成本”不可能三角。 “3D近存計(jì)算+存內(nèi)計(jì)算”的組合實(shí)現(xiàn)芯片的PPA優(yōu)勢(shì)。相比傳統(tǒng)馮諾依曼架構(gòu)，微納核芯的存內(nèi)計(jì)算CIM技術(shù)已實(shí)現(xiàn)4倍以上算力密度提升（同等成本改善）和10倍以上功耗降低。該3D-CIM不依賴于先進(jìn)工藝，確保了供應(yīng)鏈自主可控，將成為全球最快可量產(chǎn)3D端側(cè)AI芯片。

3D NAND的垂直擴(kuò)展與橫向縮小

NAND芯片的成本競(jìng)爭(zhēng)力水平取決于單個(gè)芯片可以容納多少位。一般來(lái)說(shuō)提高位密度的方法包括以下幾種:“垂直擴(kuò)展”，即增加層數(shù)?！皺M向縮小”技術(shù)，涉及減少芯片的二維面積。

對(duì)于大容量、高性能的產(chǎn)品線，鎧俠將結(jié)合進(jìn)一步的堆疊與橫向收縮開(kāi)發(fā)具有高位密度和大容量的產(chǎn)品，如BiCSFLASH第10代及更高版本，以滿足企業(yè)和數(shù)據(jù)中心SSD市場(chǎng)的需求。其次，對(duì)于以性能為核心的產(chǎn)品線，將開(kāi)發(fā)BiCSFLASH第九代，利用CBA技術(shù)，將現(xiàn)有的一代存儲(chǔ)單元與高速CMOS技術(shù)相結(jié)合，從而滿足各種尖端應(yīng)用的要求。

鎧俠在開(kāi)發(fā)諸如OCTRAM(氧化物半導(dǎo)體通道晶體管DRAM)，這是一種使用氧化物半導(dǎo)體通道的新型DRAM，目標(biāo)市場(chǎng)將是需要低功耗主存儲(chǔ)的未來(lái)市場(chǎng)。

鎧俠還開(kāi)發(fā)了一種具有極低延遲、高性能的閃存XL-FLASH。XL-FLASH設(shè)計(jì)用于填補(bǔ)易失性存儲(chǔ)器（如DRAM）和當(dāng)前閃存之間存在的性能缺口。XL-FLASH與所有閃存一樣，能夠在斷開(kāi)電源時(shí)保留數(shù)據(jù)。支持MLC功能的第二代XL-FLASH正在批量生產(chǎn)。

此外，三星的第十代V-NAND閃存，堆疊層數(shù)超過(guò)400層（約420-430層），CoP混合鍵合外圍單元架構(gòu)，接口速度高達(dá)5600MT/s，單 Die 密度 28 Gb/mm2單die容量為1Tb。

超大容量HDD

AI 工作流在使用和創(chuàng)建的無(wú)限循環(huán)中運(yùn)行，不僅需要支持計(jì)算的處理器和內(nèi)存，還需要存儲(chǔ)組件。AI 工作流的相互關(guān)聯(lián)的步驟包括搜尋數(shù)據(jù)、訓(xùn)練模型、創(chuàng)建內(nèi)容、存儲(chǔ)內(nèi)容、保留數(shù)據(jù)和重用數(shù)據(jù)。

例如，在開(kāi)始的數(shù)據(jù)搜尋階段，網(wǎng)絡(luò)SSD和網(wǎng)絡(luò)硬盤(pán)用于存儲(chǔ)創(chuàng)建新內(nèi)容所需的大量數(shù)據(jù)。網(wǎng)絡(luò) SSD 充當(dāng)可立即訪問(wèn)的數(shù)據(jù)層，提供更快的性能。網(wǎng)絡(luò)硬盤(pán)提供充足、密集、可擴(kuò)展的容量并通過(guò)長(zhǎng)期保留和數(shù)據(jù)保護(hù)來(lái)提供原始數(shù)據(jù)。

在模型訓(xùn)練中，機(jī)械硬盤(pán)以經(jīng)濟(jì)實(shí)惠的方式存儲(chǔ)訓(xùn)練AI模型所需的大量數(shù)據(jù)。在內(nèi)容存儲(chǔ)階段，機(jī)械硬盤(pán)用于存儲(chǔ)和保護(hù)所創(chuàng)建內(nèi)容的復(fù)制版本，并提供關(guān)鍵容量，用于存儲(chǔ) AI 處理過(guò)程中生成的內(nèi)容。

熱輔助磁記錄（HAMR）技術(shù)被認(rèn)為是實(shí)現(xiàn)30TB以上超大容量HDD的關(guān)鍵技術(shù)。其磁密度、效率和空間優(yōu)化優(yōu)勢(shì)使其成為 AI 應(yīng)用的強(qiáng)大選擇。這些硬盤(pán)提供前所未有的每盤(pán)片 3TB+ 的磁密度，目前可提供 30TB 起的容量并向超大規(guī)?？蛻襞砍鲐?。Seagate 已經(jīng)在測(cè)試 Mozaic (魔彩盒) 平臺(tái)實(shí)現(xiàn)每盤(pán)片 4TB+ 和 5TB+ 的容量。與當(dāng)前這一代垂直磁記錄 (PMR) 硬盤(pán)相比，Mozaic 3+ (魔彩盒 3+) 硬盤(pán)的運(yùn)行功耗只有 PMR 的四分之一，每 TB 隱含碳排放為十分之一。

西部數(shù)據(jù)的ePMR（能量輔助垂直磁記錄）和UltraSMR（超長(zhǎng)磁記錄）技術(shù)是其硬盤(pán)驅(qū)動(dòng)器（HDD）產(chǎn)品線中的關(guān)鍵創(chuàng)新，旨在提升容量、性能和能效，以滿足云存儲(chǔ)、人工智能等數(shù)據(jù)密集型應(yīng)用的需求。

UFS 5.0

JEDEC固態(tài)技術(shù)協(xié)會(huì)宣布即將完成新一代UFS 5.0存儲(chǔ)標(biāo)準(zhǔn)。UFS5.0專為需要高性能且低能耗的移動(dòng)應(yīng)用和計(jì)算系統(tǒng)而設(shè)計(jì)，計(jì)劃提供比其前代更快的資料存取速度和更佳的性能表現(xiàn)，同時(shí)保持與UFS 4.x硬件的兼容性。

UFS提供高性能、低功耗的嵌入式存儲(chǔ)，非常適合在需要提高功耗的應(yīng)用中使用。這包括計(jì)算和移動(dòng)系統(tǒng)，如智能手機(jī)和可穿戴設(shè)備，以及在汽車應(yīng)用邊緣計(jì)算和游戲控制臺(tái)中日益擴(kuò)大的角色。其高速串行接口和優(yōu)化的協(xié)議使顯著的功耗系統(tǒng)性能吞吐量。

UFS 5.0的功能將包括，將順序性能提高到10.8GB/s，以滿足AI需求；集成鏈路均衡，實(shí)現(xiàn)更可靠的信號(hào)完整性；獨(dú)立供電源軌設(shè)計(jì)，可在PHY和內(nèi)存子系統(tǒng)之間提供噪聲隔離，從而簡(jiǎn)化系統(tǒng)集成難度；內(nèi)置哈希，以提高安全性。

PCIe 8.0

近日，PCI-SIG宣布PCI Express 8.0規(guī)范的Version 0.3 版本已獲得工作組批準(zhǔn)，現(xiàn)已向PCI-SIG 會(huì)員開(kāi)放。這標(biāo)志著PCIe 8.0 規(guī)范完成了第一版審查草案，該規(guī)范正按照2028年正式推出的預(yù)設(shè)開(kāi)發(fā)進(jìn)程推進(jìn)。按照 PCIe 規(guī)范此前的開(kāi)發(fā)慣例，PCIe 8.0 此后還將經(jīng)歷 Version 0.5 / 0.7 / 0.9 等階段方能走到最終的 1.0 版本。

PCI Express 8.0 規(guī)范開(kāi)發(fā)計(jì)劃于2025年8月公布，該標(biāo)準(zhǔn)將繼續(xù)采用PAM4脈沖幅度調(diào)制信號(hào)技術(shù)，并在PCIe 7.0的基礎(chǔ)上實(shí)現(xiàn)傳輸速率翻倍，達(dá)到每通道256GT/s。在×16 配置下雙向傳輸帶寬可達(dá) 1TB/s，旨在滿足未來(lái)高性能計(jì)算、AI對(duì)高速互聯(lián)的需求。

LPDDR6

JEDEC固態(tài)技術(shù)協(xié)會(huì)近日宣布發(fā)布最新一代低功耗內(nèi)存LPDDR6標(biāo)JESD209-6，旨在顯著提高包括移動(dòng)設(shè)備和人工智能在內(nèi)的各種用途的內(nèi)存速度和效率。新的JESD209-6LPDDR6標(biāo)準(zhǔn)代表了內(nèi)存技術(shù)的重大進(jìn)步，提供了增強(qiáng)的性能、能效和安全性。

為了實(shí)現(xiàn)AI應(yīng)用程序和其他高性能工作負(fù)載，LPDDR6采用了雙子通道架構(gòu)，允許靈活操作，同時(shí)保持32字節(jié)的精細(xì)訪問(wèn)粒度。為了滿足日益增長(zhǎng)的能效需求，與LPDDR5相比，LPDDR6使用電壓更低、功耗更低的VDD2電源運(yùn)行，并要求為VDD2提供雙路電源供電。與之前版本的標(biāo)準(zhǔn)相比，安全性和可靠性方面也進(jìn)行了改進(jìn)。