DP83843：一款功能強大的以太網(wǎng)物理層芯片

在當(dāng)今的網(wǎng)絡(luò)通信領(lǐng)域，以太網(wǎng)技術(shù)扮演著至關(guān)重要的角色。而物理層芯片作為以太網(wǎng)通信的基礎(chǔ)，其性能和功能直接影響著整個網(wǎng)絡(luò)的穩(wěn)定性和傳輸效率。今天，我們就來深入探討一款備受關(guān)注的物理層芯片——DP83843。

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一、芯片概述

DP83843是一款具備完整功能的物理層設(shè)備，集成了PMD子層，能夠同時支持10BASE - T和100BASE - X以太網(wǎng)協(xié)議。它采用國家半導(dǎo)體公司先進的CMOS工藝制造，基于多項經(jīng)過行業(yè)驗證的核心技術(shù)進行架構(gòu)設(shè)計，旨在輕松實現(xiàn)10/100 Mb/s以太網(wǎng)局域網(wǎng)。該芯片可通過外部變壓器直接連接雙絞線介質(zhì)，也能通過行業(yè)標準的光電PMD收發(fā)器連接光纖介質(zhì)，并且通過IEEE 802.3u標準的媒體獨立接口（MII）直接與MAC層相連，確保不同廠商產(chǎn)品之間的互操作性。

二、引腳描述

2.1 MII接口

MII接口是DP83843與MAC層進行數(shù)據(jù)交互的重要通道。其中，MDC為管理數(shù)據(jù)時鐘，為MDIO管理數(shù)據(jù)輸入輸出串行接口提供同步時鐘，最大時鐘速率為2.5 MHz；MDIO為雙向管理指令/數(shù)據(jù)信號，需要一個1.5 kΩ上拉電阻。此外，CRS用于載波檢測，COL用于沖突檢測，TX_CLK和RX_CLK分別為發(fā)送和接收時鐘，TXD和RXD為發(fā)送和接收數(shù)據(jù)，TX_EN和RX_EN為發(fā)送和接收使能信號，TXER和RXER為發(fā)送和接收錯誤信號。這些信號協(xié)同工作，實現(xiàn)了數(shù)據(jù)的可靠傳輸。

2.2 10 Mb/s和100 Mb/s PMD接口

該接口的TPTD +/ - 為差分通用輸出驅(qū)動器，可配置為10BASE - T或100BASE - TX信號傳輸；TPRD +/ - 為差分通用輸入緩沖器，可接受100BASE - TX或10BASE - T信號。FXTD/AUITD +/ - 和FXRD/AUIRD +/ - 則可分別用于100BASE - FX或10 Mb/s AUI信號的發(fā)送和接收。此外，還有一些控制和參考引腳，如THIN、TXAR100、TWREF、BGREF和VCM_CAP等，用于控制外部設(shè)備、調(diào)整輸出幅度和改善共模濾波等。

2.3 時鐘接口

芯片的時鐘接口主要由X1和X2引腳組成。X1為晶體/振蕩器輸入，必須連接到25 MHz、精度為0.005%（50 ppm）的時鐘源，可選擇連接外部晶體諧振器或外部CMOS電平振蕩器；X2為晶體/振蕩器輸出引腳，與X1配合使用連接外部晶體諧振器。

2.4 設(shè)備配置接口

ANO和AN1為三電平輸入引腳，用于控制芯片的強制或自動協(xié)商模式；REPEATER引腳用于選擇100 Mb/s中繼器模式或節(jié)點模式；SYMBOL引腳用于開啟符號模式；SERIAL10引腳用于選擇10 Mb/s串行模式；FXEN引腳用于啟用100BASE - FX模式。這些引腳的狀態(tài)在芯片上電/復(fù)位時被鎖存，決定了芯片的工作模式。

2.5 LED接口

LED接口的LED_COL、LED_TX、LED_RX、LED_LINK、LED_FDPOL和SPEED10等引腳可用于驅(qū)動LED指示燈，直觀地顯示芯片的工作狀態(tài)，如沖突、發(fā)送、接收、鏈路連接、全雙工和速度等信息。

2.6 PHY地址接口

DP83843提供了五個PHY地址引腳PHYAD[4:0]，可設(shè)置多達32個唯一的PHY地址。地址選擇為全零（00000）時，芯片將進入隔離狀態(tài)。

2.7 復(fù)位引腳

RESET為高電平有效輸入引腳，用于初始化或重新初始化芯片。當(dāng)該引腳被置高時，芯片將執(zhí)行復(fù)位操作，所有內(nèi)部寄存器將重新初始化為默認狀態(tài)。

2.8 電源和接地引腳

芯片的電源和接地引腳分為TTL/CMOS輸入輸出電源對、發(fā)送/接收電源對和內(nèi)部電源對三類，這種分組方式有助于優(yōu)化芯片的布局和電源濾波。

三、功能描述

3.1 802.3u MII

DP83843集成了符合IEEE 802.3u標準的媒體獨立接口（MII），包括串行MII管理接口和半字節(jié)寬MII數(shù)據(jù)接口。串行管理接口可用于配置和控制多個PHY設(shè)備，收集狀態(tài)和錯誤信息；半字節(jié)寬數(shù)據(jù)接口則由接收總線和發(fā)送總線組成，實現(xiàn)了PHY與上層（MAC或中繼器）之間的數(shù)據(jù)傳輸。芯片還支持TI ThunderLAN? MII中斷功能。

3.2 100BASE - TX發(fā)送器

發(fā)送器由代碼組編碼器、擾碼器、NRZ到NRZI編碼器和二進制到MLT - 3轉(zhuǎn)換器等功能模塊組成。代碼組編碼器將MAC生成的4位半字節(jié)數(shù)據(jù)轉(zhuǎn)換為5位代碼組，擾碼器用于控制輻射發(fā)射，NRZ到NRZI編碼器和二進制到MLT - 3轉(zhuǎn)換器將數(shù)據(jù)轉(zhuǎn)換為適合傳輸?shù)母袷?。此外，芯片還支持特殊注入功能，可用于測試。

3.3 100BASE - TX接收器

接收器包括輸入和基線漂移補償、信號檢測、數(shù)字自適應(yīng)均衡、MLT - 3到二進制解碼器、時鐘恢復(fù)模塊、NRZI到NRZ解碼器、串并轉(zhuǎn)換、解擾器、代碼組對齊和4B/5B解碼器等功能模塊。數(shù)字自適應(yīng)均衡技術(shù)可有效補償不同電纜長度造成的信號衰減，確保信號的完整性。

3.4 10BASE - T收發(fā)器模塊

該模塊支持半雙工和全雙工操作，包括振蕩器模塊、智能靜噪、載波檢測、正常鏈路脈沖檢測/生成、喋喋不休功能等。智能靜噪功能可避免接收輸入上的脈沖噪聲被誤認為有效信號，載波檢測用于檢測數(shù)據(jù)的接收和發(fā)送活動。

3.5 100 BASE - FX

DP83843能夠完全支持100BASE - FX應(yīng)用?？赏ㄟ^硬件或軟件進行配置，在該模式下，內(nèi)部100BASE - TX收發(fā)器被禁用，數(shù)據(jù)無需進行加擾和解擾處理。同時，芯片還支持遠端故障指示功能（FEFI），可在一定程度上實現(xiàn)鏈路伙伴之間的通信。

3.6 AUI

芯片可通過AUI接口在10BASE - 2和10BASE - 5應(yīng)用中工作，該接口完全符合IEEE 802.3標準。芯片還具備AUI/TP自動切換功能，可根據(jù)鏈路脈沖的有無自動切換工作模式。

四、配置選項

4.1 自動協(xié)商

自動協(xié)商功能允許兩個設(shè)備之間交換配置信息，自動選擇最高性能的操作模式。DP83843支持四種以太網(wǎng)協(xié)議，可通過內(nèi)部寄存器訪問或AN0和AN1引腳進行控制。自動協(xié)商的優(yōu)先級為100BASE - TX全雙工 > 100BASE - TX半雙工 > 10BASE - T全雙工 > 10BASE - T半雙工。

4.2 PHY地址和LED

芯片可設(shè)置32個不同的PHY地址，每個連接到同一串行MII的DP83843必須具有唯一地址。PHY地址輸入引腳與LED輸出引腳復(fù)用，LED輸出的激活狀態(tài)取決于上電/復(fù)位時相應(yīng)PHYAD輸入的邏輯電平。

4.3 半雙工和全雙工

DP83843支持10 Mb/s和100 Mb/s的半雙工和全雙工操作。半雙工模式遵循CSMA/CD協(xié)議處理沖突和網(wǎng)絡(luò)訪問，全雙工模式則可同時進行發(fā)送和接收，無需考慮沖突問題。

4.4 其他模式

芯片還支持100 Mb/s符號模式、100BASE - FX模式、10 Mb/s串行模式、10 Mb/s AUI模式、中繼器模式、節(jié)點模式、隔離模式和環(huán)回模式等多種工作模式，以滿足不同應(yīng)用場景的需求。

五、時鐘架構(gòu)

DP83843采用了復(fù)雜的時鐘架構(gòu)，包括時鐘生成模塊（CGM）和時鐘恢復(fù)模塊（CRM）。CGM根據(jù)不同的工作速率，將外部25 MHz參考時鐘轉(zhuǎn)換為適合的發(fā)送時鐘；CRM則從接收數(shù)據(jù)流中提取時鐘信號，確保數(shù)據(jù)的同步傳輸。

六、復(fù)位操作

芯片可通過硬件或軟件進行復(fù)位。硬件復(fù)位可在正常操作時或上電時通過置高RESET引腳實現(xiàn)，軟件復(fù)位則通過設(shè)置基本模式控制寄存器中的復(fù)位位來完成。在設(shè)備上電/初始化時，必須進行硬件復(fù)位，以確保芯片正常工作。

七、應(yīng)用建議

7.1 典型節(jié)點應(yīng)用

在典型的10/100 Mb/s節(jié)點應(yīng)用中，DP83843可作為核心芯片，與其他電路元件協(xié)同工作，實現(xiàn)數(shù)據(jù)的可靠傳輸。

7.2 電源和接地濾波

為了保證芯片的穩(wěn)定性，建議在電源和接地引腳附近進行充分的濾波處理，特別要考慮敏感模擬電源引腳的濾波。

7.3 ESD保護

在以太網(wǎng)系統(tǒng)中，網(wǎng)絡(luò)接口引腳容易受到外部ESD事件的影響。對于高可靠性要求的應(yīng)用，建議添加額外的ESD保護二極管，以提高系統(tǒng)的抗干擾能力。

八、用戶信息

文檔中還提供了一些用戶信息，如Link LED在強制100Mb/s模式下的問題及解決方案、虛假鏈路指示問題的解決方法、10Mb/s中繼器模式的限制等。這些信息對于用戶在實際應(yīng)用中遇到的問題提供了有效的參考。

九、寄存器塊

DP83843包含多個寄存器，如基本模式控制寄存器（BMCR）、基本模式狀態(tài)寄存器（BMSR）、PHY標識符寄存器（PHYIDR）、自動協(xié)商廣告寄存器（ANAR）等。這些寄存器用于控制和監(jiān)測芯片的各種功能和狀態(tài)，用戶可通過串行MII接口對其進行讀寫操作。

十、電氣規(guī)格

文檔詳細給出了芯片的電氣規(guī)格，包括絕對最大額定值、推薦工作條件、DC電氣規(guī)格、時鐘時序、MII串行管理AC時序、100 Mb/s和10 Mb/s AC時序、自動協(xié)商快速鏈路脈沖（FLP）時序、時鐘恢復(fù)模塊（CRM）時序、復(fù)位時序、環(huán)回時序和隔離時序等。這些規(guī)格為芯片的設(shè)計和應(yīng)用提供了重要的參考依據(jù)。

十一、測試條件

文檔還說明了芯片的測試條件，包括不同引腳/接口的測試環(huán)境、刺激和加載參數(shù)，以及Idd測量條件等。這有助于工程師在實際測試中準確評估芯片的性能。

綜上所述，DP83843是一款功能豐富、性能卓越的以太網(wǎng)物理層芯片，具有廣泛的應(yīng)用前景。但在實際設(shè)計和應(yīng)用過程中，工程師需要深入理解其引腳功能、工作模式、配置選項和電氣規(guī)格等方面的知識，以充分發(fā)揮芯片的優(yōu)勢，確保系統(tǒng)的穩(wěn)定性和可靠性。大家在使用過程中遇到過哪些有趣的問題或者有什么獨特的應(yīng)用經(jīng)驗?zāi)兀繗g迎在評論區(qū)分享交流。