Signal Tap Logic Analyzer是Quartus Prime設計軟件中自帶的系統(tǒng)級調(diào)試工具，它可以在FPGA設計中采集和顯示實時的信號行為；當配置完FPGA后，無需額外的I/O引腳即可檢查器件操作期間內(nèi)部信號的行為。

打開Signal Tap Logic Analyzer后，設置信號采集時鐘、信號節(jié)點等，重新編譯工程并配置FPGA，選擇AutoRun Analysis即可連續(xù)采集數(shù)據(jù)，關于Signaltap調(diào)試工具的詳細講解請參考微信文章：10-SDRAM控制器的設計—— signaltap 調(diào)試

1.連接硬件：用一根HDMI線纜連接HDMI顯示器和DE10-Nano， 然后用一根Mini USB線連接PC和DE10-Nano， 最后給DE10-Nano開發(fā)板插上5V電源。

2. 點擊Tools 菜單選擇Signal Tap Logic Analyzer。

3.鼠標在空白處右擊選擇Add Nodes：

4.在Look in處選擇u_vga_generator，F(xiàn)ilter處選擇Design Entry(all name)，然后點擊List，可以看到該模塊里面的信號端口都出現(xiàn)在左側(cè)：

5.用鼠標選中你想觀察的信號，點擊箭頭的所示的按鈕將信號添加進去：

當前添加了這些信號：

6.點擊Insert， 然后點擊Close退出信號的添加。

7.按照下圖所示步驟去添加波形采樣的時鐘：

8. 點擊Setup選擇DE-SoC[USB-1]端口：

9.點擊Scan Chain選擇@2: 5CSEBA6...0X02D020DD：

10.點擊如下圖所示的Start Compilation 按鈕開始編譯。

此時會彈出如下對話框，直接點擊Yes繼續(xù)編譯流程。

11.點擊Program Device 將FPGA 配置文件下載到開發(fā)板：

12.點擊Autorun Analysis - F6按鈕即可開始觀察波形：

可以看到各個信號隨時間實時改變，因為像素時鐘頻率高，所以信號的變化很快。

可以只點擊Run Analysis按鈕定格到某一刻去看看各個信號之間的變化，也可以用鼠標左鍵點擊波形圖去放大波形來查看細節(jié)。