記得剛工作那會(huì)兒，師父讓我畫(huà)一塊控制板，上面有幾十MHz的時(shí)鐘和幾百兆的DDR。那是我第一次意識(shí)到，同樣是"能通就行"的走線(xiàn)，100MHz和1GHz的設(shè)計(jì)完全是兩碼事。板子回來(lái)調(diào)試的時(shí)候，DDR跑不穩(wěn)，時(shí)鐘抖動(dòng)大，查來(lái)查去，最后發(fā)現(xiàn)是走線(xiàn)沒(méi)控阻抗、長(zhǎng)度匹配也沒(méi)做。

這個(gè)問(wèn)題我當(dāng)時(shí)踩得挺痛的，所以今天想把這些年摸爬滾打出來(lái)的經(jīng)驗(yàn)整理一下，跟大家聊聊：從100MHz到1GHz，高速接口的PCB設(shè)計(jì)到底有哪些本質(zhì)區(qū)別？哪些地方必須較真，哪些地方可以稍微松口氣？

先搞清楚：什么時(shí)候開(kāi)始要"認(rèn)真對(duì)待"走線(xiàn)？

很多新手有個(gè)誤解，覺(jué)得頻率高才需要重視PCB設(shè)計(jì)。其實(shí)關(guān)鍵不在于信號(hào)頻率本身，而在于信號(hào)的上升時(shí)間。

說(shuō)起來(lái)有個(gè)簡(jiǎn)單的判斷準(zhǔn)則：當(dāng)信號(hào)的上升時(shí)間小于等于6倍傳輸延時(shí)的時(shí)候，這條走線(xiàn)就得當(dāng)成傳輸線(xiàn)來(lái)處理了。換句話(huà)說(shuō)，走線(xiàn)的物理長(zhǎng)度開(kāi)始"變得重要"了。

拿FR4板材來(lái)算，信號(hào)傳播速度大概是15cm/ns（也就是6英寸/ns）。100MHz的方波信號(hào)，如果上升沿是1ns，那臨界長(zhǎng)度大約是15cm左右。1GHz的信號(hào)呢？上升沿可能只有100ps，臨界長(zhǎng)度直接掉到1.5cm。

說(shuō)白了：頻率越高，允許的"自由走線(xiàn)"長(zhǎng)度就越短，等長(zhǎng)匹配的要求也越嚴(yán)格。100MHz的時(shí)候你還能"差不多就行"，到了1GHz，每1mm的誤差都可能要命。

阻抗控制：從"差不多"到"錙銖必較"

先說(shuō)阻抗控制這個(gè)話(huà)題。我見(jiàn)過(guò)不少人畫(huà)板子，阻抗匹配隨便估摸一下就完事了，低頻確實(shí)沒(méi)事，但到了高速那就是災(zāi)難。

在低速領(lǐng)域，走線(xiàn)更像是根導(dǎo)線(xiàn)，電流流過(guò)去就流過(guò)去了，不用太操心。但高速信號(hào)就不一樣了——這時(shí)候走線(xiàn)是個(gè)"波"，得有合適的"管道"讓它傳過(guò)去，管道太粗太細(xì)都不行。

從數(shù)值要求來(lái)看，100MHz和1GHz的差異大概是這樣的：

圖1：阻抗容差要求隨速率提升而收緊（左）；不同PCB材料的損耗因子對(duì)比（右）

實(shí)際上我自己畫(huà)板的時(shí)候，1GHz以上的設(shè)計(jì)基本上都會(huì)用Polar SI9000先跑一遍仿真，確認(rèn)線(xiàn)寬、介質(zhì)厚度、介電常數(shù)這些參數(shù)，然后再跟板廠(chǎng)反復(fù)溝通，確認(rèn)他們能做到的公差范圍。

還有個(gè)容易被忽略的點(diǎn)——板材本身。普通FR-4的介電常數(shù)（Dk）大概是4.2~4.5，聽(tīng)起來(lái)好像差別不大，但到了高頻就不一樣了。FR-4在1GHz下Dk大概4.5，到了10GHz可能就只有4.2了，±10%的批次波動(dòng)更是常見(jiàn)。高速板材比如Rogers RO4350B，Dk穩(wěn)定在3.48左右，波動(dòng)能控制在±0.02以?xún)?nèi)，損耗因子（Df）也從FR-4的0.02降到了0.0037。

個(gè)人經(jīng)驗(yàn)：如果你的產(chǎn)品工作在5GHz以上，或者速率超過(guò)10Gbps，別省板材的錢(qián)。一塊Rogers板的成本可能只比FR-4貴30%，但能省掉你后面大量的調(diào)試時(shí)間和返工成本。

走線(xiàn)長(zhǎng)度匹配：精度要求天差地別

長(zhǎng)度匹配這個(gè)話(huà)題，估計(jì)每個(gè)畫(huà)過(guò)DDR或PCIe的工程師都能倒出一肚子苦水。我自己也踩過(guò)不少坑，尤其是早期不懂的時(shí)候。

先說(shuō)原理吧。信號(hào)在PCB上傳輸?shù)乃俣仁枪潭ǖ模贔R-4里大概是15cm/ns。如果兩根并行的信號(hào)線(xiàn)長(zhǎng)度差了1mm，那到達(dá)接收端的時(shí)間就差了大概6.5ps。100MHz的時(shí)候，一個(gè)時(shí)鐘周期是10ns，6.5ps的偏差只占0.065%，幾乎可以忽略。但到了1GHz呢？周期只剩1ns，6.5ps就變成了6.5%，這個(gè)影響就非?？捎^(guān)了。

圖2：不同信號(hào)頻率下的走線(xiàn)長(zhǎng)度匹配要求（mm和mil雙坐標(biāo)）

具體到差分對(duì)的長(zhǎng)度匹配，不同協(xié)議的差別挺大的：

圖3：典型高速接口的數(shù)據(jù)速率（左）；長(zhǎng)度匹配要求隨速率提升而急劇收緊（右）

看到?jīng)]？從USB 2.0到USB 3.0，長(zhǎng)度匹配要求直接提升了30倍。PCIe 5.0和DDR5更是到了"變態(tài)"的級(jí)別，2mil的誤差，換算成時(shí)間大概只有0.3ps。這個(gè)精度要求，沒(méi)點(diǎn)真本事還真搞不定。

過(guò)孔設(shè)計(jì)： Stub這個(gè)"隱形殺手"不可忽視

過(guò)孔設(shè)計(jì)是我覺(jué)得最容易出問(wèn)題、也最容易被新手忽略的地方。走線(xiàn)換層打個(gè)孔，看起來(lái)簡(jiǎn)單，實(shí)際上對(duì)高速信號(hào)的影響特別大。

先說(shuō)一個(gè)概念——Stub。打個(gè)比方，你從1樓走到10樓，但電梯只用到5樓，剩下的5層就是"殘樁"。這個(gè)殘樁在高頻下會(huì)形成諧振，吸掉信號(hào)能量，嚴(yán)重的還會(huì)導(dǎo)致信號(hào)直接掛掉。

圖4：過(guò)孔Stub長(zhǎng)度與諧振頻率的關(guān)系；10Gbps信號(hào)約在6GHz處產(chǎn)生諧振

有個(gè)經(jīng)驗(yàn)公式：Stub長(zhǎng)度（英寸）× 諧振頻率（GHz）≈ 0.3。比如一個(gè)Stub長(zhǎng)度是1.27mm（約0.05英寸），那它大概在6GHz左右會(huì)產(chǎn)生諧振。

踩坑案例：之前做一個(gè)10Gbps的光模塊設(shè)計(jì)，板子回來(lái)測(cè)試發(fā)現(xiàn)眼圖一直開(kāi)不好。查了半天，最后用TDR發(fā)現(xiàn)是過(guò)孔Stub的問(wèn)題——信號(hào)從表層換到內(nèi)層，但孔一直穿到背面，多出來(lái)的殘樁在6GHz附近形成了諧振。后來(lái)改成背鉆工藝，把Stub削掉，眼圖瞬間就開(kāi)了。

到了1GHz以上，過(guò)孔設(shè)計(jì)的規(guī)矩就多了幾條：

高速信號(hào)換層時(shí)，必須在附近加回流地孔，給信號(hào)提供最短的回流路徑

過(guò)孔數(shù)量能少則少，能不換層就別換層

如果必須換層，差分對(duì)的兩根線(xiàn)過(guò)孔要對(duì)稱(chēng)，位置要一致

Stub長(zhǎng)度越短越好，高頻場(chǎng)景下盡量控制在5mil以?xún)?nèi)

必要時(shí)采用背鉆工藝，從根本上消除Stub

串?dāng)_控制：從"隔開(kāi)就行"到"精確算間距"

串?dāng)_這個(gè)問(wèn)題，在低速設(shè)計(jì)中基本不用操心，但在高速領(lǐng)域就不得不認(rèn)真對(duì)待了。

我記得有個(gè)"3W原則"，說(shuō)的是走線(xiàn)中心到中心之間的距離要大于3倍線(xiàn)寬，這樣可以避免90%的耦合問(wèn)題。這個(gè)原則在100MHz以下確實(shí)挺好用的，簡(jiǎn)單粗暴又有效。

但到了1GHz級(jí)別，3W原則就不夠用了。我自己總結(jié)的高速串?dāng)_控制要點(diǎn)：

同組信號(hào)盡量緊耦合：差分對(duì)兩根線(xiàn)之間的距離要"近"，這樣共模噪聲才能更好地抵消

不同組之間要保持足夠間距：4W、5W甚至更寬，間距越大串?dāng)_越小

關(guān)鍵信號(hào)要包地：敏感信號(hào)兩側(cè)鋪銅皮并打上密集的地孔，形成電磁屏蔽

避免不同速率的信號(hào)平行走線(xiàn)：高速線(xiàn)和低速線(xiàn)盡量分層，實(shí)在要平行就隔開(kāi)

到了DDR5這種并行總線(xiàn)的場(chǎng)景，串?dāng)_控制就更講究了。JEDEC規(guī)范里對(duì)DQ-DQS的關(guān)系有非常明確的定義，組內(nèi)間距可以縮到2W，但前提是必須有完整的地平面做參考。

電源完整性：PDN設(shè)計(jì)必須認(rèn)真對(duì)待

說(shuō)到電源完整性，這個(gè)話(huà)題在100MHz時(shí)代可能還不是主角，但到了GHz級(jí)別就變成"一號(hào)玩家"了。

芯片工作需要穩(wěn)定的供電，但電流消耗是動(dòng)態(tài)的，會(huì)有波動(dòng)。如果電源分配網(wǎng)絡(luò)（PDN）設(shè)計(jì)得不好，電壓就會(huì)跳動(dòng)，表現(xiàn)為"噪聲"。對(duì)于低速電路來(lái)說(shuō)這點(diǎn)噪聲不算什么，但高速電路的噪聲裕量本來(lái)就很小，電源噪聲稍大一點(diǎn)就會(huì)導(dǎo)致誤碼。

我總結(jié)了幾個(gè)PDN設(shè)計(jì)的要點(diǎn)：

去耦電容就近放置：電容離芯片電源引腳越近越好，走線(xiàn)要粗短，減少寄生電感

不同容值搭配使用：大電容濾低頻，小電容濾高頻，并聯(lián)使用覆蓋更寬頻段

電源/地平面要緊耦合：兩層之間介質(zhì)要薄，形成天然的平板電容

避免電源平面分割：高速信號(hào)換層時(shí)，回流路徑不能被切斷

DDR5設(shè)計(jì)中對(duì)電源完整性的要求又上了一個(gè)臺(tái)階。VDDQ電壓降到了0.6V，但電流反而更大了，電源噪聲的容忍度只有幾個(gè)百分點(diǎn)。很多DDR5調(diào)試的問(wèn)題，最后查出來(lái)都是電源PDN設(shè)計(jì)不到位。

EMI/EMC：高速設(shè)計(jì)的"及格線(xiàn)"

最后一個(gè)話(huà)題是電磁兼容。這個(gè)問(wèn)題比較特殊，因?yàn)樗粌H是設(shè)計(jì)問(wèn)題，還涉及到認(rèn)證測(cè)試。很多產(chǎn)品設(shè)計(jì)得挺好，功能也沒(méi)問(wèn)題，但一做EMC測(cè)試就掛。

高速信號(hào)的EMI問(wèn)題，本質(zhì)上是信號(hào)完整性問(wèn)題的"副作用"。信號(hào)反射、阻抗不匹配、串?dāng)_這些，都會(huì)產(chǎn)生額外的電磁輻射。所以某種程度上說(shuō)，把信號(hào)完整性做好了，EMI問(wèn)題也就解決了一大半。

幾個(gè)實(shí)用的EMC設(shè)計(jì)建議：

高速信號(hào)線(xiàn)要走內(nèi)層，用完整的地平面包裹，減少輻射

接口區(qū)域要加共模濾波器或TVS管，減少對(duì)外輻射和ESD影響

金屬外殼要有良好的接地，連接器安裝孔周?chē)啻蚪拥乜?/p>

晶振和時(shí)鐘電路是EMI重災(zāi)區(qū)，要重點(diǎn)屏蔽

總結(jié)：核心差異一覽

說(shuō)了這么多，最后來(lái)張表格總結(jié)一下100MHz和1GHz在PCB設(shè)計(jì)上的核心差異：

圖5：100MHz與1GHz級(jí)別在PCB設(shè)計(jì)各要素上的核心差異對(duì)比

其實(shí)說(shuō)到底，100MHz到1GHz的跨越，不只是數(shù)字上的變化，而是設(shè)計(jì)理念的轉(zhuǎn)變。低速設(shè)計(jì)可以靠經(jīng)驗(yàn)、靠"差不多就行"，高速設(shè)計(jì)就得靠理論、靠仿真、靠精確計(jì)算。

我的建議是：如果你準(zhǔn)備做高速設(shè)計(jì)，先把信號(hào)完整性的基礎(chǔ)理論過(guò)一遍，搞清楚反射、串?dāng)_、時(shí)序這些概念背后的物理意義。然后找一款合適的仿真工具，實(shí)戰(zhàn)演練一下。最后，在設(shè)計(jì)中多留裕量、多做驗(yàn)證、少走彎路。

畢竟，高速PCB設(shè)計(jì)這件事，踩過(guò)的坑都是經(jīng)驗(yàn)。沒(méi)踩過(guò)的，提前了解也能少走彎路。

最后一句話(huà)：設(shè)計(jì)的時(shí)候多花1小時(shí)仿真，可能就能省下10小時(shí)的調(diào)試時(shí)間。這筆賬怎么算都劃算。