時(shí)鐘系統(tǒng)是SoC的“心臟”，為所有外設(shè)和核心部件提供穩(wěn)定、精準(zhǔn)的時(shí)鐘信號(hào)，直接決定了芯片的性能、功耗與穩(wěn)定性。RK3576作為瑞芯微主流的中高端SoC，其時(shí)鐘系統(tǒng)設(shè)計(jì)靈活且復(fù)雜，今天我們就從概念到代碼、從邏輯到數(shù)據(jù)流，全方位拆解RK3576的時(shí)鐘系統(tǒng)，幫開發(fā)者徹底搞懂這一核心模塊！

一、概念分析

1.時(shí)鐘系統(tǒng)基本概念

時(shí)鐘系統(tǒng)的核心術(shù)語是理解RK3576時(shí)鐘架構(gòu)的基礎(chǔ)，先理清這幾個(gè)關(guān)鍵概念：

?PLL（鎖相環(huán)）：時(shí)鐘系統(tǒng)的核心，將24MHz/26MHz晶振輸入的參考時(shí)鐘倍頻到更高頻率，為不同模塊提供高頻時(shí)鐘源。

?時(shí)鐘樹：從PLL輸出開始，通過分頻器、選擇器層層分配時(shí)鐘到各外設(shè)的層級(jí)結(jié)構(gòu)，是時(shí)鐘分配的“脈絡(luò)”。

?時(shí)鐘源：提供基礎(chǔ)時(shí)鐘的設(shè)備，最典型的就是晶振（OSC）。

?時(shí)鐘域：芯片中使用相同/相關(guān)時(shí)鐘的功能模塊集合，不同域可獨(dú)立配置時(shí)鐘，兼顧性能與功耗。

2. RK3576時(shí)鐘架構(gòu)

RK3576采用多級(jí)時(shí)鐘架構(gòu)，覆蓋核心、總線、外設(shè)、顯示等全場景，主要分為四類：

?核心PLL：包含BPLL、LPLL、VPLL、AUPLL、CPLL、GPLL、PPLL等，為不同功能域提供專屬高頻時(shí)鐘；

?總線時(shí)鐘：ACLK_BUS_ROOT、HCLK_BUS_ROOT、PCLK_BUS_ROOT等，支撐總線數(shù)據(jù)傳輸?shù)臅r(shí)鐘；

?外設(shè)時(shí)鐘：為I2C、SPI、PWM、ADC、MMC等外設(shè)提供工作時(shí)鐘；

?顯示時(shí)鐘：專門為VOP（視頻輸出處理）模塊設(shè)計(jì)的時(shí)鐘，保障顯示輸出的穩(wěn)定性。

二、代碼分析

RK3576的時(shí)鐘驅(qū)動(dòng)代碼核心位于u-bootdriversclkrockchipclk_rk3576.c（約2750行），我們從核心數(shù)據(jù)結(jié)構(gòu)、操作函數(shù)、外設(shè)時(shí)鐘處理三個(gè)維度拆解。

1.核心數(shù)據(jù)結(jié)構(gòu)

PLL是時(shí)鐘系統(tǒng)的核心，代碼中通過專用結(jié)構(gòu)體定義PLL速率表和時(shí)鐘配置：

// PLL時(shí)鐘表staticstructrockchip_pll_rate_table rk3576_24m_pll_rates[] = { /* _mhz, _p, _m, _s, _k */  RK3588_PLL_RATE(1500000000,2,250,1,0), // ... 更多速率配置};// PLL時(shí)鐘結(jié)構(gòu)staticstructrockchip_pll_clock rk3576_pll_clks[] = {  [BPLL] = PLL(pll_rk3588, PLL_BPLL, RK3576_PLL_CON(0),        RK3576_BPLL_MODE_CON0,0,15,0,        rk3576_24m_pll_rates), // ... 更多PLL配置};

2.主要操作函數(shù)

時(shí)鐘驅(qū)動(dòng)的核心是“獲取速率”和“設(shè)置速率”，代碼通過switch-case匹配不同時(shí)鐘ID，調(diào)用專屬處理函數(shù)：

時(shí)鐘速率獲取

staticulongrk3576_clk_get_rate(structclk *clk){ structrk3576_clk_priv *priv = dev_get_priv(clk->dev); ulongrate =0;
 // 根據(jù)時(shí)鐘ID調(diào)用相應(yīng)的獲取函數(shù) switch(clk->id) { casePLL_LPLL:    rate = rockchip_pll_get_rate(&rk3576_pll_clks[LPLL], priv->cru, LPLL);    priv->lpll_hz = rate;   break; caseACLK_BUS_ROOT: caseHCLK_BUS_ROOT: casePCLK_BUS_ROOT:    rate = rk3576_bus_get_clk(priv, clk->id);   break; // ... 更多時(shí)鐘類型  } returnrate;}

時(shí)鐘速率設(shè)置

staticulongrk3576_clk_set_rate(structclk *clk,ulongrate){ structrk3576_clk_priv *priv = dev_get_priv(clk->dev); ulongret =0;
 // 根據(jù)時(shí)鐘ID調(diào)用相應(yīng)的設(shè)置函數(shù) switch(clk->id) { casePLL_CPLL:    ret = rockchip_pll_set_rate(&rk3576_pll_clks[CPLL], priv->cru, CPLL, rate);    priv->cpll_hz = rockchip_pll_get_rate(&rk3576_pll_clks[CPLL], priv->cru, CPLL);   break; // ... 更多時(shí)鐘類型  } returnret;}

3.外設(shè)時(shí)鐘處理

以常用的I2C時(shí)鐘為例，代碼通過讀取寄存器確定時(shí)鐘源，再返回對(duì)應(yīng)速率：

staticulong rk3576_i2c_get_clk(structrk3576_clk_priv *priv, ulong clk_id) { structrk3576_cru *cru = priv->cru;  u32 sel, con;  ulong rate;
 // 根據(jù)I2C實(shí)例讀取相應(yīng)的寄存器 switch(clk_id) { caseCLK_I2C0:    con = readl(&cru->pmuclksel_con[6]);    sel = (con &CLK_I2C0_SEL_MASK) >>CLK_I2C0_SEL_SHIFT;   break; // ... 更多I2C實(shí)例  }
 // 根據(jù)選擇的時(shí)鐘源返回相應(yīng)的速率 if(sel ==CLK_I2C_SEL_200M)    rate =200* MHz; elseif(sel ==CLK_I2C_SEL_100M)    rate =100* MHz; elseif(sel ==CLK_I2C_SEL_50M)    rate =50* MHz; else    rate = OSC_HZ;
 returnrate;}

三、邏輯分析

1.時(shí)鐘初始化流程

RK3576時(shí)鐘驅(qū)動(dòng)的初始化遵循“加載-綁定-初始化-探測-時(shí)鐘配置”的流程，一步都不能少：

1.驅(qū)動(dòng)加載：通過U_BOOT_DRIVER注冊(cè)時(shí)鐘驅(qū)動(dòng)；

2.設(shè)備綁定：rk3576_clk_bind函數(shù)綁定相關(guān)設(shè)備；

3.平臺(tái)數(shù)據(jù)初始化：rk3576_clk_ofdata_to_platdata獲取硬件寄存器地址；

4.驅(qū)動(dòng)探測：rk3576_clk_probe函數(shù)完成驅(qū)動(dòng)初始化；

5.時(shí)鐘初始化：rk3576_clk_init設(shè)置默認(rèn)PLL頻率。

2.時(shí)鐘配置邏輯

時(shí)鐘配置的核心是“選源-分頻-使能”，邏輯如下：

1.PLL配置：根據(jù)目標(biāo)頻率，選擇P、M、S、K參數(shù)（倍頻系數(shù)）；

2.時(shí)鐘源選擇：為外設(shè)匹配最合適的時(shí)鐘源（如PLL輸出/晶振）；

3.分頻配置：計(jì)算并設(shè)置分頻系數(shù)，將時(shí)鐘降到外設(shè)所需頻率；

4.時(shí)鐘使能：確認(rèn)時(shí)鐘信號(hào)正確輸出到外設(shè)。

3.時(shí)鐘速率計(jì)算

時(shí)鐘分頻分為“整數(shù)分頻”和“分?jǐn)?shù)分頻”，對(duì)應(yīng)兩種計(jì)算方式：

?整數(shù)分頻：DIV_TO_RATE(input_rate, div) = input_rate / (div + 1)；

?分?jǐn)?shù)分頻：通過rational_best_approximation函數(shù)計(jì)算最佳分?jǐn)?shù)近似值，適配更精細(xì)的頻率需求。

四、數(shù)據(jù)流走向

RK3576的時(shí)鐘信號(hào)從“源頭”到“外設(shè)”，遵循固定的流向，可概括為5步：

1.晶振輸入：24MHz/26MHz參考時(shí)鐘（時(shí)鐘系統(tǒng)的“起點(diǎn)”）；

2.PLL倍頻：PLL將參考時(shí)鐘倍頻到高頻（如BPLL可達(dá)1.8GHz）；

3.時(shí)鐘選擇：時(shí)鐘選擇器從多個(gè)PLL輸出中選取出目標(biāo)時(shí)鐘源；

4.時(shí)鐘分頻：分頻器將高頻時(shí)鐘降到外設(shè)可承受的頻率；

5.外設(shè)使用：處理后的時(shí)鐘信號(hào)輸入到I2C/SPI/顯示等外設(shè)。

簡化流程圖：

晶振(24MHz) → PLL倍頻 → 時(shí)鐘選擇器 → 分頻器 → 外設(shè)

五、開發(fā)者需要注意的事項(xiàng)

調(diào)試/配置RK3576時(shí)鐘時(shí)，6個(gè)關(guān)鍵點(diǎn)直接影響系統(tǒng)穩(wěn)定性，務(wù)必牢記：

1.時(shí)鐘依賴關(guān)系：部分外設(shè)時(shí)鐘依賴特定PLL /總線時(shí)鐘，修改前需梳理依賴鏈；

2.頻率限制：每個(gè)外設(shè)都有工作頻率范圍（如I2C通?！?00KHz），超出范圍會(huì)導(dǎo)致功能異常；

3.功耗考慮：高頻時(shí)鐘=高功耗，按需配置頻率，平衡性能與功耗；

4.穩(wěn)定性：時(shí)鐘頻率突變易導(dǎo)致系統(tǒng)崩潰，需逐步調(diào)整；

5.寄存器操作：直接寫時(shí)鐘寄存器風(fēng)險(xiǎn)高，錯(cuò)誤配置可能讓芯片“變磚”；

6.SCMI接口：若通過SCMI管理時(shí)鐘，需嚴(yán)格遵循SCMI協(xié)議規(guī)范。

六、調(diào)試案例

以“我2C時(shí)鐘配置異常導(dǎo)致通信失敗”為例，手把手教你定位問題：

問題描述

I2C總線無響應(yīng)，通信完全失敗。

調(diào)試步驟

1.檢查時(shí)鐘是否使能：用clk dump命令查看I2C時(shí)鐘狀態(tài)：

=> clk dumpCLK: (uboot.arm:enter1800000KHz, init1800000KHz, kernel 0N/A) bpll1800000KHz lpll1200000KHz vpll5940000KHz ... clk_i2c0100000KHz

2.讀取時(shí)鐘配置寄存器：確認(rèn)I2C時(shí)鐘源選擇的寄存器值：

// 讀取I2C0時(shí)鐘配置con = readl(&cru->pmuclksel_con[6]);sel = (con &CLK_I2C0_SEL_MASK) >>CLK_I2C0_SEL_SHIFT;

3.驗(yàn)證時(shí)鐘源：確認(rèn)選擇的時(shí)鐘源是否匹配預(yù)期：

if(sel ==CLK_I2C_SEL_200M)  rate =200* MHz;elseif(sel ==CLK_I2C_SEL_100M)  rate =100* MHz;

4.調(diào)整時(shí)鐘頻率：若頻率不匹配，重新配置：

rk3576_i2c_set_clk(priv, CLK_I2C0,100000); // 設(shè)置為100KHz

解決方案

定位到“I2C時(shí)鐘源選擇錯(cuò)誤”，重新配置為100MHz時(shí)鐘源并正確分頻，I2C通信恢復(fù)正常。

七、時(shí)鐘系統(tǒng)完整流程圖

八、總結(jié)

RK3576時(shí)鐘系統(tǒng)的核心優(yōu)勢(shì)是“靈活”——多級(jí)PLL +豐富的選擇器/分頻器，能為不同外設(shè)定制時(shí)鐘方案。開發(fā)者只要理清時(shí)鐘樹結(jié)構(gòu)、遵循配置流程，就能兼顧“性能、功耗、穩(wěn)定性”。

最后給個(gè)調(diào)試小技巧：遇到時(shí)鐘問題時(shí)，先用clk dump查看時(shí)鐘狀態(tài)，再結(jié)合寄存器讀寫定位問題，效率會(huì)大幅提升！

希望這篇深度解析能幫你玩轉(zhuǎn)RK3576時(shí)鐘系統(tǒng)，少踩坑、多提效～

審核編輯 黃宇