鵬城五月，創(chuàng)新不止，2026年安路科技AEC FPGA技術(shù)沙龍首站將落地深圳，聚焦前沿技術(shù)，探討應(yīng)用落地新方向。我們誠(chéng)摯邀請(qǐng)您蒞臨現(xiàn)場(chǎng)，共話(huà)未來(lái)圖景。

?會(huì)議時(shí)間：2026年5月13日

?會(huì)議地點(diǎn)：深圳深鐵塘朗君璞酒店

重磅嘉賓揭曉

在當(dāng)前人工智能產(chǎn)業(yè)高速發(fā)展，算力需求持續(xù)激增的背景下，傳統(tǒng)馮·諾依曼架構(gòu)面臨的“存儲(chǔ)墻”、“功耗墻”及“并行效率瓶頸”日益凸顯，非馮計(jì)算成為突破這些限制的關(guān)鍵方向。FPGA具有可編程、并行計(jì)算等特性，能夠在多元技術(shù)路線(xiàn)中保持靈活的適配能力，為算法提供敏捷的實(shí)驗(yàn)手段。

此次深圳站技術(shù)沙龍，安路科技特別邀請(qǐng)行業(yè)專(zhuān)家，探討 FPGA與非馮計(jì)算相結(jié)合的最新探索，期待能夠?yàn)閰?huì)者帶來(lái)啟發(fā)性的思考。

特邀演講嘉賓：趙明陽(yáng)博士

物理學(xué)博士，中國(guó)科學(xué)院近代物理研究所工程師，主要從事非馮·諾依曼計(jì)算相關(guān)的應(yīng)用基礎(chǔ)研究。

演講議題

利用可控噪聲加速算法收斂：面向FPGA的非馮計(jì)算優(yōu)化探索

議題概述

在復(fù)雜的并行計(jì)算網(wǎng)絡(luò)中尋找最優(yōu)解，往往容易陷入局部最優(yōu)的窘境。趙博士團(tuán)隊(duì)研究發(fā)現(xiàn)，在硬件層面注入受控的噪聲也許是提升算法性能的利器，通過(guò)將特征參數(shù)轉(zhuǎn)化為FPGA上的可編程抓手，將能夠主動(dòng)干預(yù)算法的搜索路徑，有效調(diào)節(jié)硬件的計(jì)算收斂速度。本次分享將帶來(lái)硬件加速器設(shè)計(jì)、底層邏輯資源的分配與調(diào)優(yōu)等方面的新啟發(fā)。

會(huì)議議程一覽

09:30

簽到&展區(qū)探鮮

09:45

開(kāi)場(chǎng)致辭

09:15

利用可控噪聲加速算法收斂：面向FPGA的非馮計(jì)算優(yōu)化探索

10:45

新量產(chǎn)產(chǎn)品發(fā)布

10:15

高性能器件競(jìng)爭(zhēng)優(yōu)勢(shì)解析

11:55

客戶(hù)之聲：客戶(hù)案例分享

12:30

午餐&技術(shù)交流

13:15

新器件應(yīng)用方案及IP方案介紹

14:55

合作伙伴方案串燒

14:15

茶歇&展區(qū)交流

15:45

FPGA成功案例分享

15:15

開(kāi)發(fā)軟件最新功能介紹

16:45

互動(dòng)問(wèn)答&抽獎(jiǎng)

16:00

活動(dòng)結(jié)束

報(bào)名截止｜5月12日

期待與您在深圳相見(jiàn)，共同探索FPGA在智能時(shí)代的無(wú)限可能。