Verilog語法基礎(chǔ)

一、Verilog HDL

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，無論描述電路功能行為的模塊或描述元器件或較大部件互連的模塊都可以用Verilog語言來建立電路模型。如果按照一定的規(guī)矩編寫，功能行為模塊可以通過工具自動(dòng)地轉(zhuǎn)換為門級互連模塊。Verilog模型可以是實(shí)際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種：

1.1、 系統(tǒng)級（system）： 用語言提供的高級結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊外部性能的模型。

1.2、 算法級（algorithm）： 用語言提供的高級結(jié)構(gòu)實(shí)現(xiàn)算法運(yùn)行的模型。

1.3、 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理和控制這些數(shù)據(jù)流動(dòng)的模型。

1.4、 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。

1.5、 開關(guān)級（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。

二、Verilog HDL模塊

一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊有交互聯(lián)系的現(xiàn)存電路或激勵(lì)信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。

Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計(jì)。這種行為描述語言具有以下功能：

（1）、可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。

（2）、用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。

（3）、通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。

（4）、提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。

（5）、提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。

（6）、提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。

（7）、提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。

Verilog HDL作為一種高級的硬件描述編程語言，與C語言的風(fēng)格有許多類似之處。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難。我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，就能利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路系統(tǒng)。

三、模塊的結(jié)構(gòu)

3.1.模塊的結(jié)構(gòu)

Verilog的基本設(shè)計(jì)單元是“模塊”（block）。一個(gè)模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。下面舉例說明：

請看上面的例子： 程序模塊旁邊有一個(gè)電路圖的符號。在許多方面，程序模塊和電路圖符號是一致的，這是因?yàn)殡娐穲D符號的引腳也就是程序模塊的接口。而程序模塊描述了電路圖符號所實(shí)現(xiàn)的邏輯功能。以上就是設(shè)計(jì)一個(gè)簡單的Verilog程序模塊所需的全部內(nèi)容。從上面的例子可以看出，Verilog結(jié)構(gòu)位于在module和endmodule聲明語句之間，每個(gè)Verilog程序包括四個(gè)主要部分：端口定義、I/O說明、內(nèi)部信號聲明、功能定義。