Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。

Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結(jié)構(gòu)組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。