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      Spinal FPGA

      文章：47 被閱讀：8w 粉絲數(shù)：1 關(guān)注數(shù)：0 點(diǎn)贊數(shù)：1

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      關(guān)于LRU(Least Recently Used)的邏輯實(shí)現(xiàn)

      湊巧看到一個(gè)有關(guān)LRU(Least Recently Used)的邏輯實(shí)現(xiàn)，其采用矩陣方式進(jìn)行實(shí)現(xiàn)，....
      的頭像 Spinal FPGA 發(fā)表于 11-12 11:47 ?936次閱讀
      關(guān)于LRU(Least Recently Used)的邏輯實(shí)現(xiàn)

      VSCode中Markdown借助plantuml繪制流程圖

      VSCode中Markdown里通過plantuml繪制流程圖，簡直不要太方便。
      的頭像 Spinal FPGA 發(fā)表于 10-28 11:19 ?3075次閱讀

      FPGA中有狀態(tài)表項(xiàng)的存儲(chǔ)與管理

      一篇2014年的論文:《CACHE FOR FLOW CONTENT: SOLUTION TODEP....
      的頭像 Spinal FPGA 發(fā)表于 10-27 16:06 ?676次閱讀
      FPGA中有狀態(tài)表項(xiàng)的存儲(chǔ)與管理

      淺析SpinalHDL中Pipeline中的復(fù)位定制

      之前有系列文章介紹了SpinalHDL中Pipeline的使用，最近在一個(gè)功能模塊中真實(shí)的使用了這個(gè)....
      的頭像 Spinal FPGA 發(fā)表于 03-17 17:31 ?1396次閱讀
      淺析SpinalHDL中Pipeline中的復(fù)位定制

      如何根據(jù)自己設(shè)計(jì)中的寄存器配置總線定義來生成一套寄存器配置模版

      無論是FPGA還是ASIC，系統(tǒng)設(shè)計(jì)中總會(huì)存在配置寄存器總線的使用，我們會(huì)將各種功能、調(diào)試寄存器掛載....
      的頭像 Spinal FPGA 發(fā)表于 03-04 13:56 ?1747次閱讀
      如何根據(jù)自己設(shè)計(jì)中的寄存器配置總線定義來生成一套寄存器配置模版

      Linux操作系統(tǒng)中如何按下PCIe的復(fù)位鍵

      在Linux操作系統(tǒng)中，看如何按下PCIe的復(fù)位鍵
      的頭像 Spinal FPGA 發(fā)表于 01-20 09:31 ?2361次閱讀
      Linux操作系統(tǒng)中如何按下PCIe的復(fù)位鍵

      狀態(tài)機(jī)該怎么監(jiān)控

      狀態(tài)機(jī)卡住的場景——通過狀態(tài)跳轉(zhuǎn)條件的DFX信號(hào)去判斷卡住的原因
      的頭像 Spinal FPGA 發(fā)表于 01-15 10:03 ?677次閱讀
      狀態(tài)機(jī)該怎么監(jiān)控

      推薦幾個(gè)不錯(cuò)的Python庫

      作為一個(gè)在數(shù)據(jù)中心搬磚的邏輯開發(fā)，日常不是僅僅簡單的寫寫RTL就可以完事兒的。在數(shù)據(jù)中心，你可能連板....
      的頭像 Spinal FPGA 發(fā)表于 12-16 11:05 ?926次閱讀
      推薦幾個(gè)不錯(cuò)的Python庫

      在SpinalHDL里在頂層一鍵優(yōu)化Stream/Flow代碼生成

      ? ? 在SpinalHDL里在頂層一鍵優(yōu)化代碼中Stream/Flow代碼生成的payload，f....
      的頭像 Spinal FPGA 發(fā)表于 12-14 09:05 ?1068次閱讀

      借助GPT4理解仿真中競爭處理的方法

      上周微信群里的一個(gè)小伙伴提到的一個(gè)關(guān)于仿真中不達(dá)預(yù)期的一個(gè)問題，其中牽涉到關(guān)于仿真中信號(hào)競爭等問題。....
      的頭像 Spinal FPGA 發(fā)表于 11-25 14:23 ?832次閱讀
      借助GPT4理解仿真中競爭處理的方法

      SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用

      ? ? 聊一聊SpinalHDL 1.9.4版本中的PackedBundle、PackedWordB....
      的頭像 Spinal FPGA 發(fā)表于 11-11 15:35 ?1472次閱讀
      SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用

      pipeline高端玩法—優(yōu)先級(jí)介紹

      無論是SystemVerilog還是SpinalHDL,都有Last valid assignmen....
      的頭像 Spinal FPGA 發(fā)表于 11-04 10:13 ?923次閱讀
      pipeline高端玩法—優(yōu)先級(jí)介紹

      扒一扒pipeline中“spawn”的用法

      在Stage中，關(guān)于spawn，定義了下面的兩個(gè)API
      的頭像 Spinal FPGA 發(fā)表于 10-29 09:57 ?882次閱讀
      扒一扒pipeline中“spawn”的用法

      Pipeline中throwIt的用法

      字如其名，來看下Pipeline中throwIt的用法，是怎么個(gè)丟棄方式。
      的頭像 Spinal FPGA 發(fā)表于 10-21 16:24 ?871次閱讀
      Pipeline中throwIt的用法

      基于FPGA實(shí)現(xiàn)Mem加法器

      前段時(shí)間和幾個(gè)人閑談，看看在FPGA里面實(shí)現(xiàn)一個(gè)Mem加法器怎么玩兒
      的頭像 Spinal FPGA 發(fā)表于 10-17 10:22 ?973次閱讀
      基于FPGA實(shí)現(xiàn)Mem加法器

      pipeline高端玩法—看下FlushNext的用法

      在Stage里，有關(guān)flushNext提供的API有
      的頭像 Spinal FPGA 發(fā)表于 10-08 10:13 ?1134次閱讀
      pipeline高端玩法—看下FlushNext的用法

      來看看Pipeline中的flush操作

      在Stage中，對于Flush有提供這兩個(gè)函數(shù)。
      的頭像 Spinal FPGA 發(fā)表于 09-24 14:17 ?1240次閱讀

      一鍵獲取邏輯設(shè)計(jì)中的所有跨時(shí)鐘路徑

      之前在玩FPGA時(shí)，對于一個(gè)系統(tǒng)工程，當(dāng)邏輯電路設(shè)計(jì)完成之后，一般會(huì)先拿給Vivado/Quartu....
      的頭像 Spinal FPGA 發(fā)表于 09-15 14:06 ?1120次閱讀

      怎樣使用SpinalHDL Pipeline組件里的resulting及overloaded？

      關(guān)于stageableToData，在之前的文章中已有介紹，今天來看下stageableOverlo....
      的頭像 Spinal FPGA 發(fā)表于 09-11 09:47 ?1366次閱讀
      怎樣使用SpinalHDL Pipeline組件里的resulting及overloaded？

      看下Stage中關(guān)于terminal的作用

      看完了前面的系列，對于Stageable、StageableKey是如何起作用的應(yīng)該有一定的了解。今....
      的頭像 Spinal FPGA 發(fā)表于 09-02 14:15 ?1218次閱讀

      連線對不對，仿真靠邊站，讓代碼自己做

      這里test2里面定義了10個(gè)StreamFifo，所有fifo的pop.valid通過或的形式連接....
      的頭像 Spinal FPGA 發(fā)表于 08-26 15:55 ?941次閱讀
      連線對不對，仿真靠邊站，讓代碼自己做

      pipeline高端玩法之Stage里的隱式轉(zhuǎn)換

      Scala里面的隱式轉(zhuǎn)換的好處是靈活，壞處就是太靈活。
      的頭像 Spinal FPGA 發(fā)表于 08-19 10:45 ?958次閱讀
      pipeline高端玩法之Stage里的隱式轉(zhuǎn)換

      一覽pipeline中所出現(xiàn)的五個(gè)基本要素

      stageable、StageableKey是最整個(gè)pipeline中的基本數(shù)據(jù)類型元素
      的頭像 Spinal FPGA 發(fā)表于 08-12 11:24 ?1404次閱讀
      一覽pipeline中所出現(xiàn)的五個(gè)基本要素

      SpinalHDL里pipeline的設(shè)計(jì)思路

      如果你曾看過VexRSICV的設(shè)計(jì)，對于從事邏輯設(shè)計(jì)的你會(huì)驚訝從未想過邏輯設(shè)計(jì)還能這么來做。
      的頭像 Spinal FPGA 發(fā)表于 08-12 11:22 ?1653次閱讀

      一個(gè)簡單的pipeline是如何構(gòu)建起來的？

      書接上文，一個(gè)最簡單的流水線例子，這里對data_in打兩拍做輸出
      的頭像 Spinal FPGA 發(fā)表于 08-12 11:18 ?2305次閱讀
      一個(gè)簡單的pipeline是如何構(gòu)建起來的？

      SpinalHDL Simulation性能提升測試

      昨晚看SpinalHDL的Issues，其中有一個(gè)關(guān)于性能提升的case 吸引到了我，嘗試實(shí)驗(yàn)到深夜....
      的頭像 Spinal FPGA 發(fā)表于 08-06 17:10 ?1284次閱讀
      SpinalHDL Simulation性能提升測試

      Verilog代碼封裝后門訪問

      關(guān)于仿真里的后門訪問，之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門讀寫》中有做過介紹，其針....
      的頭像 Spinal FPGA 發(fā)表于 07-15 10:22 ?1190次閱讀
      Verilog代碼封裝后門訪問

      機(jī)器越多越新越好？實(shí)測Calibre任務(wù)性能曲線

      版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復(fù)雜，所以通常不剛需高主頻機(jī)型，但要求多核....
      的頭像 Spinal FPGA 發(fā)表于 07-13 15:43 ?1444次閱讀
      機(jī)器越多越新越好？實(shí)測Calibre任務(wù)性能曲線

      扒一扒PCIe中的Flow Control

      在處理TLP報(bào)文時(shí)，根據(jù)Fmt字段以及Type字段可以將TLP報(bào)文分為二十多種，當(dāng)TLP報(bào)文送至數(shù)據(jù)....
      的頭像 Spinal FPGA 發(fā)表于 07-03 09:20 ?2845次閱讀
      扒一扒PCIe中的Flow Control

      PCIe鏈路層里的ACK/NAK介紹

      ??編 者 按? ? ????讀cocotbext-pcie源碼，有部分牽涉到數(shù)據(jù)鏈路層。雖然自工作....
      的頭像 Spinal FPGA 發(fā)表于 06-25 10:31 ?3790次閱讀
      PCIe鏈路層里的ACK/NAK介紹