本文為大家介紹三個20進制計數(shù)器設計方案。

20進制計數(shù)器設計方案一：基于MAX+PLUSⅡ的20進制計數(shù)器設計

創(chuàng)建電路

文本圖：

20進制計數(shù)器的原理圖

原理圖輸出波形圖

可見當LD信號為“1”是不管CLK信號是什么都不工作。只要LD為“0”是才能正常工作。

功能表

20進制計數(shù)器設計方案二：FPGA利用74161設計20進制計數(shù)器

1.首先，建立工程，新建BDF文件，在BDF文件中畫出電路圖，如圖所示：

2.由于輸入輸出數(shù)目較少，PIN管腳設置采用手動輸入的方法，設置后如圖所示：

然后點擊startcompilcation進行編譯，得到如下結(jié)果：

3.最后，進行仿真設計，先新建一個VWF文件，再將nodefinder中的關鍵引腳拖至仿真區(qū)，設置好仿真時間以及輸入信號，如圖所示：

點擊startsimliation進行仿真，得到仿真結(jié)果如圖所示：

20進制計數(shù)器設計方案三：用verilog語言實現(xiàn)的20進制計數(shù)器

程序設計

仿真波形