電源效率對(duì)于便攜式設(shè)備以及模擬 IC 的噪聲抗擾度來(lái)說(shuō)都非常重要。本文主要介紹電壓參考電路，其不僅支持極低的工作靜態(tài)電流（低于 250nA），而且還符合標(biāo)準(zhǔn)CMOS工藝。這種電路針對(duì)各種應(yīng)用進(jìn)行了優(yōu)化設(shè)計(jì)，適合便攜式電子設(shè)備、汽車(chē)、醫(yī)療設(shè)備，以及高電源抑制比（PSRR）和開(kāi)關(guān)噪聲抗擾度都非常重要的片上系統(tǒng)（SoC）實(shí)施。

　　上述電壓參考在低頻率下支持 90dB。輸出電壓變化的標(biāo)準(zhǔn)偏差是0.5%，在-40°C 至125°C 溫度范圍內(nèi)的溫度系數(shù)為15ppm/°C。這些特性可在1.6V 至5.5V 的電源電壓范圍內(nèi)實(shí)現(xiàn)。可實(shí)施各種用于為電壓參考實(shí)現(xiàn)輸入噪聲抗擾度的方法。

　　介紹

　　幾乎每款模擬電路都需要高精度高穩(wěn)定參考電壓或電流源。不過(guò)，在選擇片上系統(tǒng) （SoC） 技術(shù)時(shí)，參考電壓模塊不應(yīng)成為限制因素。也就是說(shuō)這類(lèi)系統(tǒng)所選用的技術(shù)工藝對(duì)于參考電壓源來(lái)說(shuō)并不一定總是最理想的。因此，其設(shè)計(jì)應(yīng)該更穩(wěn)健，才能適應(yīng)各種技術(shù)工藝的變化。

　　電池通?？勺鳛?SoC 的電源。這就更需要提高工作在大電源電壓范圍內(nèi)的電壓參考源的線性穩(wěn)壓性能。要延長(zhǎng)電池使用壽命，就需要低靜態(tài)電源電流。同時(shí)，還需要在寬泛頻率下實(shí)現(xiàn)高電源抑制比 （PSRR），以抑制來(lái)自高速數(shù)字電路、降壓轉(zhuǎn)換器或片上其它開(kāi)關(guān)電路的噪聲。本文主要介紹具有高 PSRR 的超低靜態(tài)電流帶隙電壓參考。

　　基本帶隙電壓參考結(jié)構(gòu)

　　改善PSRR的主題思想是在低壓降穩(wěn)壓器（LDO）后面布置一個(gè)帶隙電壓源?，F(xiàn)有線性穩(wěn)壓器拓?fù)湓陟o態(tài)電流、DC 負(fù)載穩(wěn)壓、瞬態(tài)響應(yīng)、去耦電容以及硅芯片面積要求方面存在很大差異。由于我們的目標(biāo)是在沒(méi)有外部電容器的情況下，在同一芯片上提供全面集成型LDO，因而典型LDO結(jié)構(gòu)并不適合。

　　這些結(jié)構(gòu)與超低靜態(tài)電源電流相矛盾。為了緩解這一矛盾，您可為L(zhǎng)DO使用與參考源相同的帶隙。不宜采用標(biāo)準(zhǔn)LDO結(jié)構(gòu)的原因在于它需要輸出電容器來(lái)實(shí)現(xiàn)穩(wěn)定工作。最佳選項(xiàng)是帶一個(gè)增益級(jí)的結(jié)構(gòu)，其無(wú)需輸出電容器便可實(shí)現(xiàn)穩(wěn)定。

　　低壓降穩(wěn)壓器

　　圖1是該設(shè)計(jì)［1］中所使用LDO的內(nèi)核及其簡(jiǎn)化原理圖。圖1［2］ 中的M0和M4代表翻轉(zhuǎn)電壓跟隨器（FVF），其可實(shí)施無(wú)逆向功能及相關(guān)極點(diǎn)的單級(jí)穩(wěn)壓。靜態(tài)電流由晶體管 M1 和 M3確定。晶體管M2可作為共柵放大器。

　　LDO 的開(kāi)環(huán)增益由第一個(gè)級(jí)聯(lián)級(jí)（即晶體管M 2和M3）決定?？勺鳛樨?fù)載的M4 PMOS跟隨器存在低阻抗源，因此FET M0的輸出增益接近1。在圖2中的小型信號(hào)等效電路的幫助下，對(duì)所推薦的LDO結(jié)構(gòu)進(jìn)行穩(wěn)定性分析，結(jié)果顯示只有一個(gè)極點(diǎn)（公式1）：

　　可作為補(bǔ)償電容器的M0柵源電容器可創(chuàng)建LDO的主極點(diǎn)。因此無(wú)需去耦片外電容器，便可使LDO［3］穩(wěn)定。

　　圖 1.具有翻轉(zhuǎn)電壓跟隨器、無(wú)輸出電容器的 LDO

　　圖 2.LDO 的小型信號(hào)等效電路

　　這種LDO的另一項(xiàng)優(yōu)勢(shì)是簡(jiǎn)單的自啟動(dòng)程序，其無(wú)需專(zhuān)用電路。最初，在電壓VDD為0時(shí)，VOUT 也為0，跟隨器M4在無(wú)反饋的情況下關(guān)閉，M1的偏置電流大于M3的偏置電流。因此，柵極電壓M0不僅可降低，而且還可驅(qū)動(dòng)輸出電壓VOUT至所選的輸出電壓值。

　　這種架構(gòu)的缺點(diǎn)是線路穩(wěn)壓及 PSRR 差。原因在于低開(kāi)環(huán)增益，因?yàn)樗鼉H由一個(gè)增益級(jí)決定。合理的解決方案可能是第一級(jí)的級(jí)聯(lián)電流源，其可提高增益，進(jìn)而可提高線路穩(wěn)壓性能和 PSRR。

　　圖1中的LDO輸出電壓為（公式 2）：

　　其中，VSET 為參考電壓，VGS，M4 是 M4 的柵源電壓。

　　因此，輸出電壓對(duì)溫度和工藝變化極為敏感。要避免這種問(wèn)題，就必須創(chuàng)建一個(gè)更為理想的跟隨器，其中 M4 是反饋環(huán)路的一部分（圖 3）。

　　圖 3.M4 位于放大器反饋環(huán)路中、無(wú)輸出電容器的 LDO。

　　這種情況下的輸出電壓為公式 3：

　　其中，A0 是放大器的開(kāi)環(huán)增益反饋。對(duì)于高反饋放大器增益而言，可使用公式 4：

　　圖 4.具有電阻式分壓器、M4 位于放大器反饋環(huán)路、無(wú)輸出電容器的LDO

　　在反饋環(huán)路（圖 4）中添加電阻式分壓器后，輸出電壓轉(zhuǎn)變?yōu)椋?/p>

　　VOUT=VSET（1+R1/R2）

　　FVF 反饋放大器不影響整體 LDO 穩(wěn)定性，因?yàn)樗挥谥?LDO 反饋環(huán)路的外部。對(duì)于本地反饋環(huán)路而言，只要求設(shè)計(jì)方案穩(wěn)定。

　　帶隙內(nèi)核說(shuō)明

　　所選用的帶隙內(nèi)核（圖 5）采用在標(biāo)準(zhǔn) CMOS 技術(shù)中廣泛使用的經(jīng)典結(jié)構(gòu)。

　　圖 5.所推薦帶隙電壓參考內(nèi)核的簡(jiǎn)化方框圖

　　通過(guò)添加雙極性晶體管的負(fù)溫度系數(shù)基射極間電壓，可獲得帶隙電壓的低溫系數(shù)，從而可通過(guò)在不同電流密度下偏置的兩個(gè)基射極間電壓之差獲得正溫度系數(shù)電壓。為電阻器 R2 和 R3 選擇相等的值，參考電壓就可表示為公式5：

　　其中VEB 是Q1的基射極間電壓，VT是熱電壓，IQ1和IQ2是通過(guò)晶體管Q1和Q2的電流，而IS，Q1 和IS，Q2則分別是Q1和Q2的飽和電流。