MOS管最顯著的特性是開(kāi)關(guān)特性好，所以被廣泛應(yīng)用在需要電子開(kāi)關(guān)的電路中，常見(jiàn)的如開(kāi)關(guān)電源和馬達(dá)驅(qū)動(dòng)，也有照明調(diào)光。

　　現(xiàn)在的MOS驅(qū)動(dòng)，有幾個(gè)特別的需求，

　　1，低壓應(yīng)用 當(dāng)使用5V電源，這時(shí)候如果使用傳統(tǒng)的圖騰柱結(jié)構(gòu)，由于三極管的be有0.7V左右的壓降，導(dǎo)致實(shí)際最終加在gate上的電壓只有4.3V。這時(shí)候，我們選用標(biāo)稱(chēng)gate電壓4.5V的MOS管就存在一定的風(fēng)險(xiǎn)。 同樣的問(wèn)題也發(fā)生在使用3V或者其他低壓電源的場(chǎng)合。

　　2，寬電壓應(yīng)用 輸入電壓并不是一個(gè)固定值，它會(huì)隨著時(shí)間或者其他因素而變動(dòng)。這個(gè)變動(dòng)導(dǎo)致PWM電路提供給MOS管的驅(qū)動(dòng)電壓是不穩(wěn)定的。

　　為了讓MOS管在高gate電壓下安全，很多MOS管內(nèi)置了穩(wěn)壓管強(qiáng)行限制gate電壓的幅值。在這種情況下，當(dāng)提供的驅(qū)動(dòng)電壓超過(guò)穩(wěn)壓管的電壓，就會(huì)引起較大的靜態(tài)功耗。

　　同時(shí)，如果簡(jiǎn)單的用電阻分壓的原理降低gate電壓，就會(huì)出現(xiàn)輸入電壓比較高的時(shí)候，MOS管工作良好，而輸入電壓降低的時(shí)候gate電壓不足，引起導(dǎo)通不夠徹底，從而增加功耗。

　　3，雙電壓應(yīng)用

　　在一些控制電路中，邏輯部分使用典型的5V或者3.3V數(shù)字電壓，而功率部分使用12V甚至更高的電壓。兩個(gè)電壓采用共地方式連接。

　　這就提出一個(gè)要求，需要使用一個(gè)電路，讓低壓側(cè)能夠有效的控制高壓側(cè)的MOS管，同時(shí)高壓側(cè)的MOS管也同樣會(huì)面對(duì)1和2中提到的問(wèn)題。

　　在這三種情況下，圖騰柱結(jié)構(gòu)無(wú)法滿(mǎn)足輸出要求，而很多現(xiàn)成的MOS驅(qū)動(dòng)IC，似乎也沒(méi)有包含gate電壓限制的結(jié)構(gòu)。

　　于是我設(shè)計(jì)了一個(gè)相對(duì)通用的電路來(lái)滿(mǎn)足這三種需求。

　　電路圖如下：

　　圖1 用于NMOS的驅(qū)動(dòng)電路

　　圖2 用于PMOS的驅(qū)動(dòng)電路

　　這里我只針對(duì)NMOS驅(qū)動(dòng)電路做一個(gè)簡(jiǎn)單分析：Vl和Vh分別是低端和高端的電源，兩個(gè)電壓可以是相同的，但是Vl不應(yīng)該超過(guò)Vh。Q1和Q2組成了一個(gè)反置的圖騰柱，用來(lái)實(shí)現(xiàn)隔離，同時(shí)確保兩只驅(qū)動(dòng)管Q3和Q4不會(huì)同時(shí)導(dǎo)通。 R2和R3提供了PWM電壓基準(zhǔn)，通過(guò)改變這個(gè)基準(zhǔn)，可以讓電路工作在PWM信號(hào)波形比較陡直的位置。 Q3和Q4用來(lái)提供驅(qū)動(dòng)電流，由于導(dǎo)通的時(shí)候，Q3和Q4相對(duì)Vh和GND最低都只有一個(gè)Vce的壓降，這個(gè)壓降通 常只有0.3V左右，大大低于0.7V的Vce。 R5和R6是反饋電阻，用于對(duì)gate電壓進(jìn)行采樣，采樣后的電壓通過(guò)Q5對(duì)Q1和Q2的基極產(chǎn)生一個(gè)強(qiáng)烈的負(fù)反饋， 從而把gate電壓限制在一個(gè)有限的數(shù)值。這個(gè)數(shù)值可以通過(guò)R5和R6來(lái)調(diào)節(jié)。

　　最后，R1提供了對(duì)Q3和Q4的基極電流限制，R4提供了對(duì)MOS管的gate電流限制，也就是Q3和Q4的Ice的限 制。必要的時(shí)候可以在R4上面并聯(lián)加速電容。

　　這個(gè)電路提供了如下的特性：

　　1，用低端電壓和PWM驅(qū)動(dòng)高端MOS管。

　　2，用小幅度的PWM信號(hào)驅(qū)動(dòng)高gate電壓需求的MOS管。

　　3，gate電壓的峰值限制

　　4，輸入和輸出的電流限制

　　5，通過(guò)使用合適的電阻，可以達(dá)到很低的功耗。

　　6，PWM信號(hào)反相。NMOS并不需要這個(gè)特性，可以通過(guò)前置一個(gè)反相器來(lái)解決。

　　在設(shè)計(jì)便攜式設(shè)備和無(wú)線(xiàn)產(chǎn)品時(shí)，提高產(chǎn)品性能、延長(zhǎng)電池工作時(shí)間是設(shè)計(jì)人員需要面對(duì)的兩個(gè)問(wèn)題。DC-DC轉(zhuǎn)換器具有效率高、輸出電流大、靜態(tài)電流小等優(yōu)點(diǎn)，非常適用于為便攜式設(shè)備供電。目前DC-DC轉(zhuǎn)換器設(shè)計(jì)技術(shù)發(fā)展主要趨勢(shì)有：(1)高頻化技術(shù)：隨著開(kāi)關(guān)頻率的提高，開(kāi)關(guān)變換器的體積也隨之減小，功率密度也得到大幅提升，動(dòng)態(tài)響應(yīng)得到改善。小功率DC-DC轉(zhuǎn)換器的開(kāi)關(guān)頻率將上升到兆赫級(jí)。(2)低輸出電壓技術(shù)：隨著半導(dǎo)體制造技術(shù)的不斷發(fā)展，微處理器和便攜式電子設(shè)備的工作電壓越來(lái)越低，這就要求未來(lái)的DC-DC變換器能夠提供低輸出電壓以適應(yīng)微處理器和便攜式電子設(shè)備的要求，這些技術(shù)的發(fā)展對(duì)電源芯片電路的設(shè)計(jì)提出了更高的要求。

　　首先，隨著開(kāi)關(guān)頻率的不斷提高，對(duì)于開(kāi)關(guān)元件的性能提出了很高的要求，同時(shí)必須具有相應(yīng)的開(kāi)關(guān)元件驅(qū)動(dòng)電路以保證開(kāi)關(guān)元件在高達(dá)兆赫級(jí)的開(kāi)關(guān)頻率下正常工作。其次，對(duì)于電池供電的便攜式電子設(shè)備來(lái)說(shuō)，電路的工作電壓低(以鋰電池為例，工作電壓2.5～3.6V)，因此，電源芯片的工作電壓較低。

　　MOS管具有很低的導(dǎo)通電阻，消耗能量較低，在目前流行的高效DC-DC芯片中多采用MOS管作為功率開(kāi)關(guān)。但是由于MOS管的寄生電容大，一般情況下NMOS開(kāi)關(guān)管的柵極電容高達(dá)幾十皮法。這對(duì)于設(shè)計(jì)高工作頻率DC-DC轉(zhuǎn) 換器開(kāi)關(guān)管驅(qū)動(dòng)電路的設(shè)計(jì)提出了更高的要求。

　　在低電壓ULSI設(shè)計(jì)中有多種CMOS、BiCMOS采用自舉升壓結(jié)構(gòu)的邏輯電路和作為大容性負(fù)載的驅(qū)動(dòng)電路。這些電路能夠在低于1V電壓供電條件下正常工作，并且能夠在負(fù)載電容1～2pF的條件下工作頻率能夠達(dá)到幾十兆甚至上百兆赫茲。本文正是采用了自舉升壓電路，設(shè)計(jì)了一種具有大負(fù)載電容驅(qū)動(dòng)能力的，適合于低電壓、高開(kāi)關(guān)頻率升壓型DC-DC轉(zhuǎn)換器的驅(qū)動(dòng)電路。電路基于Samsung AHP615 BiCMOS工藝設(shè)計(jì)并經(jīng)過(guò)Hspice仿真驗(yàn)證，在供電電壓1.5V ，負(fù)載 電容為60pF時(shí)，工作頻率能夠達(dá)到5MHz以上。

　　自舉升壓電路

　　自舉升壓電路的原理圖如圖1所示。所謂的自舉升壓原理就是，在輸入端IN輸入一個(gè)方波信號(hào)，利用電容Cboot將A點(diǎn)電壓抬升至高于VDD的電平，這樣就可以在B端輸出一個(gè)與輸入信號(hào)反相，且高電平高于VDD的方波信號(hào)。具體工作原理如下：

　　當(dāng)VIN為高電平時(shí)，NMOS管N1導(dǎo)通，PMOS管P1截止，C點(diǎn)電位為低電平。同時(shí)N2導(dǎo)通，P2的柵極電位 為低電平，則P2導(dǎo)通。這就使得此時(shí)A點(diǎn)電位約為VDD，電容Cboot兩端電壓UC≈VDD。由于N3導(dǎo)通，P4截止，所以B點(diǎn)的電位為低電平。這段時(shí)間稱(chēng)為預(yù)充電周期。

　　當(dāng)VIN變?yōu)榈碗娖綍r(shí)，NMOS管N1截止，PMOS管P1導(dǎo)通，C點(diǎn)電位為高電平，約為VDD。同時(shí)N2、N3截止，P3導(dǎo)通。這使得P2的柵極電位升高，P2截止。此時(shí)A點(diǎn)電位等于C點(diǎn)電位加上電容Cboot 兩端電壓，約為2VDD。而且P4導(dǎo)通，因此B點(diǎn)輸出高電平，且高于VDD。這段時(shí)間稱(chēng)為自舉升壓周期。

　　實(shí)際上，B點(diǎn)電位與負(fù)載電容和電容Cboot的大小有關(guān)，可以根據(jù)設(shè)計(jì)需要調(diào)整。具體關(guān)系將在介紹電路具體設(shè)計(jì)時(shí)詳細(xì)討論。在圖2中給出了輸入端IN電位與A、B兩點(diǎn)電位關(guān)系的示意圖。

　　驅(qū)動(dòng)電路結(jié)構(gòu)

　　圖3中給出了驅(qū)動(dòng)電路的電路圖。驅(qū)動(dòng)電路采用Totem輸出結(jié)構(gòu)設(shè)計(jì)，上拉驅(qū)動(dòng)管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅(qū)動(dòng)管為NMOS管N5。圖中CL為負(fù)載電容，Cpar為B點(diǎn)的寄生電容。虛線(xiàn)框內(nèi)的電路為自舉升壓電路。

　　本驅(qū)動(dòng)電路的設(shè)計(jì)思想是，利用自舉升壓結(jié)構(gòu)將上拉驅(qū)動(dòng)管N4的柵極(B點(diǎn))電位抬升，使得UB>VDD+VTH ，則NMOS管N4工作在線(xiàn)性區(qū)，使得VDSN4 大大減小，最終可以實(shí)現(xiàn)驅(qū)動(dòng)輸出高電平達(dá)到VDD。而在輸出低電平時(shí)，下拉驅(qū)動(dòng)管本身就工作在線(xiàn)性區(qū)，可以保證輸出低電平位GND。因此無(wú)需增加自舉電路也能達(dá)到設(shè)計(jì)要求。

　　考慮到此驅(qū)動(dòng)電路應(yīng)用于升壓型DC-DC轉(zhuǎn)換器的開(kāi)關(guān)管驅(qū)動(dòng)，負(fù)載電容CL很大，一般能達(dá)到幾十皮法，還需要進(jìn)一步增加輸出電流能力，因此增加了晶體管Q1作為上拉驅(qū)動(dòng)管。這樣在輸入端由高電平變?yōu)榈碗娖綍r(shí)，Q1導(dǎo)通，由N4、Q1同時(shí)提供電流，OUT端電位迅速上升，當(dāng)OUT端電位上升到VDD-VBE時(shí)，Q1截止，N4繼續(xù)提供電流對(duì)負(fù)載電容充電，直到OUT端電壓達(dá)到VDD。

　　在OUT端為高電平期間，A點(diǎn)電位會(huì)由于電容Cboot 上的電荷泄漏等原因而下降。這會(huì)使得B點(diǎn)電位下降，N4 的導(dǎo)通性下降。同時(shí)由于同樣的原因，OUT端電位也會(huì)有所下降，使輸出高電平不能保持在VDD。為了防止這種現(xiàn)象的出現(xiàn)，又增加了PMOS管P5作為上拉驅(qū)動(dòng)管，用來(lái)補(bǔ)充OUT端CL的泄漏電荷，維持OUT端在整個(gè)導(dǎo)通周期內(nèi)為高電平。

　　驅(qū)動(dòng)電路的傳輸特性瞬態(tài)響應(yīng)在圖4中給出。其中(a)為上升沿瞬態(tài)響應(yīng)，(b)為下降沿瞬態(tài)響應(yīng)。從圖4中可以看出，驅(qū)動(dòng)電路上升沿明顯分為了三個(gè)部分，分別對(duì)應(yīng)三個(gè)上拉驅(qū)動(dòng)管起主導(dǎo)作用的時(shí)期。1階段為Q1、N4共同作用，輸出電壓迅速抬升，2階段為N4起主導(dǎo)作，使輸出電平達(dá)到VDD，3階段為P5起主導(dǎo)作用，維持輸出高電平為VDD。而且還可以縮短上升時(shí)間，下降時(shí)間滿(mǎn)足工作頻率在兆赫茲級(jí)以上的要求。

　　需要注意的問(wèn)題及仿真結(jié)果

　　電容Cboot的大小的確定

　　Cboot的最小值可以按照以下方法確定。在預(yù)充電周期內(nèi)，電容Cboot 上的電荷為VDDCboot 。在A(yíng)點(diǎn)的寄生電容(計(jì)為CA)上的電荷為VDDCA。因此在預(yù)充電周期內(nèi)，A點(diǎn)的總電荷為

　　Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A} (1)

　　B點(diǎn)電位為GND，因此在B點(diǎn)的寄生電容Cpar上的電荷為0。

　　在自舉升壓周期，為了使OUT端電壓達(dá)到VDD，B點(diǎn)電位最低為VB=VDD+Vthn。因此在B點(diǎn)的寄生電容Cpar上的電荷為

　　Q_{B}=(V_{DD}+V_{thn})Cpar (2)

　　忽略MOS管P4源漏兩端壓降，此時(shí)Cboot上的電荷為VthnCboot ，A點(diǎn)寄生電容CA的電荷為(VDD+Vthn)CA。A點(diǎn)的總電荷為

　　QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A} (3)

　　同時(shí)根據(jù)電荷守恒又有

　　Q_{B}=Q_{A}-Q_{A2} (4)

　　綜合式(1)～(4)可得

　　C_{boot}=\frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+\frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=\frac{V_{B}}{v_{DD}-v_{thn}}Cpar+\frac{V_{thn}}{v_{DD}-v_{thn}}C_{A} (5)

　　從式(5)中可以看出，Cboot隨輸入電壓變小而變大，并且隨B點(diǎn)電壓VB變大而變大。而B(niǎo)點(diǎn)電壓直接影響N4的導(dǎo)通電阻，也就影響驅(qū)動(dòng)電路的上升時(shí)間。因此在實(shí)際設(shè)計(jì)時(shí)，Cboot的取值要大于式(5)的計(jì)算結(jié)果，這樣可以提高B點(diǎn)電壓，降低N4導(dǎo)通電阻，減小驅(qū)動(dòng)電路的上升時(shí)間。

　　P2、P4的尺寸問(wèn)題

　　將公式(5)重新整理后得：

　　V_{B}=({V_{DD}-V_{thn})\frac{C_{boot}}{Cpar}-V_{thn}\frac{C_{A}}{Cpar} (6)

　　從式(6)中可以看出在自舉升壓周期內(nèi)，A、B兩點(diǎn)的寄生電容使得B點(diǎn)電位降低。在實(shí)際設(shè)計(jì)時(shí)為了得到合適的B點(diǎn)電位，除了增加Cboot大小外，要盡量減小A、B兩點(diǎn)的寄生電容。在設(shè)計(jì)時(shí)，預(yù)充電PMOS管P2的尺寸盡可能的取小，以減小寄生電容CA。而對(duì)于B點(diǎn)的寄生電容Cpar來(lái)說(shuō)，主要是上拉驅(qū)動(dòng)管N4的柵極寄生電容，MOS管P4、N3的源漏極寄生電容只占一小部分。我們?cè)谇懊娴姆治鲋泻雎粤薖4的源漏電壓，因此設(shè)計(jì)時(shí)就要盡量的加大P4的寬長(zhǎng)比，使其在自舉升壓周期內(nèi)的源漏電壓很小可以忽略。但是P4的尺寸以不能太大，要保證P4的源極寄生電容遠(yuǎn)遠(yuǎn)小于上拉驅(qū)動(dòng)管N4的柵極寄生電容。

　　阱電位問(wèn)題

　　如圖3所示，PMOS器件P2、P3、P4的N-well連接到了自舉升壓節(jié)點(diǎn)A上。這樣做的目的是，在自舉升壓周期內(nèi)，防止他們的源/漏--阱結(jié)導(dǎo)通。而且這還可以防止在源/漏--阱正偏時(shí)產(chǎn)生由寄生SRC引起的閂鎖現(xiàn)象。

　　上拉驅(qū)動(dòng)管N4的阱偏置電位要接到它的源極，最好不要直接接地。這樣做的目的是消除襯底偏置效應(yīng)對(duì)N4的影響。

　　Hspice仿真驗(yàn)證結(jié)果

　　驅(qū)動(dòng)電路基于Samsung AHP615 BiCMOS工藝設(shè)計(jì)并經(jīng)過(guò)Hspice仿真驗(yàn)證。在表1中給出了電路在不同工作電壓、不同負(fù)載條件下的上升時(shí)間tr和下降時(shí)間tf 的仿真結(jié)果。在圖5中給了電路工作在輸入電壓1.5V、工作頻率為5MHz、負(fù)載電容60pF條件下的輸出波形。

　　結(jié)合表1和圖5可以看出，此驅(qū)動(dòng)電路能夠在工作電壓為1.5V，工作頻率為5MHz，并且負(fù)載電容高達(dá)60pF的條件下正常工作。它可以應(yīng)用于低電壓、高工作頻率的DC-DC轉(zhuǎn)換器中作為開(kāi)關(guān)管的驅(qū)動(dòng)電路。

　　結(jié)論 本文采用自舉升壓電路，設(shè)計(jì)了一種BiCMOS Totem結(jié)構(gòu)的驅(qū)動(dòng)電路。該電路基于Samsung AHP615 BiCMOS工 藝設(shè)計(jì)，可在1.5V電壓供電條件下正常工作，而且在負(fù)載電容為60pF的條件下，工作頻率可達(dá)5MHz以上。