Verilog介紹

　　Verilog一般指Verilog HDL。Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。

　　Verilog特點(diǎn)

　　1.能夠在不同的抽象層次上，如系統(tǒng)級、行為級、RTL（Register Transfer Level）級、 門級和開關(guān)級，對設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡練的描述；

　　2.能夠在每個(gè)抽象層次的描述上對設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)可能存在的設(shè)計(jì)錯誤， 縮短設(shè)計(jì)周期，并保證整個(gè)設(shè)計(jì)過程的正確性；

　　3.由于代碼描述與具體工藝實(shí)現(xiàn)無關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如果 有C語言的編程經(jīng)驗(yàn)，只需很短的時(shí)間內(nèi)就能學(xué)會和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門和基礎(chǔ)。

　　Verilog用途

　　Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由GDA（Gateway Design Automation）公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。1985年Moorby推出它的第三個(gè)商用仿真器Verilog-XL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨(dú)家專利。1990年CADENCE公司公開發(fā)表了Verilog HDL，并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995.

　　Verilog實(shí)現(xiàn)74LS194芯片

　　［plain］ view plain copymodule reg_74LS194 （

　　input wire CR_n，

　　input wire CP，

　　input wire S0，S1，

　　input wire Dsl，Dsr，

　　input wire D0，D1，D2，D3，

　　output wire Q0，Q1，Q2，Q3

　　）;

　　reg ［0:3］ q_reg=4‘b0000;

　　wire ［1:0］ s_reg;

　　assign s_reg={S1，S0};

　　always @（posedge CP or posedge CR_n） begin

　　if （！CR_n） begin

　　q_reg《=4’b0000;

　　end else begin

　　case （s_reg）

　　2‘b00 ：q_reg《=q_reg;

　　2’b01 ：q_reg《={Dsr，q_reg［0:2］};

　　2‘b10 ：q_reg《={q_reg［1:3］，Dsl};

　　2’b11 ：q_reg《={D0，D1，D2，D3};

　　default:q_reg《=4‘b0000;

　　endcase

　　end

　　end

　　assign Q0=q_reg［0］;

　　assign Q1=q_reg［1］;

　　assign Q2=q_reg［2］;

　　assign Q3=q_reg［3］;

　　endmodule

　?。踦lain］ view plain copymodule reg_74LS194_tb （）;

　　reg clk;

　　wire CR_n;

　　reg［1:0］ S;

　　reg Dsl，Dsr;

　　wire［3:0］ D;

　　wire［3:0］ Q;

　　wire ［4:0］ duty=2;

　　wire ［4:0］ period=7;

　　wire ［4:0］ duty1=3;

　　wire ［4:0］ period1=4;

　　reg ［4:0］ count=0;

　　reg ［4:0］ count1=0;

　　reg_74LS194 ut（.CR_n（CR_n），

　　.CP（clk），

　　.S0（S［0］），

　　.S1（S［1］），

　　.Dsl（Dsl），

　　.Dsr（Dsr），

　　.D0（D［0］），

　　.D1（D［1］），

　　.D2（D［2］），

　　.D3（D［3］），

　　.Q0（Q［0］），

　　.Q1（Q［1］），

　　.Q2（Q［2］），

　　.Q3（Q［3］）

　　）;

　　always @（posedge clk） begin

　　if （count==period-1） begin

　　count《=0;

　　end else begin

　　count《=count+1;

　　end

　　end

　　always @（posedge clk） begin

　　if （count《duty） begin

　　Dsl《=1’b0;

　　Dsr《=1‘b1;

　　end else begin

　　Dsl《=1’b1;

　　Dsr《=1‘b0;

　　end

　　end

　　always @（posedge clk） begin

　　if （count1==period1-1） begin

　　count1《=0;

　　end else begin

　　count1《=count1+1;

　　end

　　end

　　always @（posedge clk） begin

　　if （count1《duty1） begin

　　S［0］《=1’b0;

　　S［1］《=1‘b1;

　　end else begin

　　S［1］《=1’b0;

　　S［0］《=1‘b1;

　　end

　　end

　　initial begin

　　clk=1’b0;

　　forever #50 clk=~clk;

　　end

　　assign D=4‘b1111;

　　initial begin

　　#2000 $stop;

　　end

　　endmodule