隨著 SoC 芯片性能的提高，各模塊間的數(shù)據(jù)交換成為提高微處理器系統(tǒng)運(yùn)行速度的瓶頸。DMA 控制器能夠有效替代微處理器的加載/存儲指令，顯著提高系統(tǒng)的并行能力。傳統(tǒng)的 DMA 的結(jié)構(gòu)專用性強(qiáng)而可擴(kuò)展性不足［1~3］。在高速并行系統(tǒng)中，單時(shí)鐘域的設(shè)計(jì)已不能有效控制功耗的增長。面對 SoC 不斷擴(kuò)大的規(guī)模，還必須設(shè)計(jì)一種動態(tài)配置 DMA 通道的結(jié)構(gòu)以提高邏輯資源的利用率。本文介紹了在 0.18um 工藝下，面向完整的 AMBA 總線結(jié)構(gòu)的高性能 32 位 DMA 控制器的 ASIC 實(shí)現(xiàn)，提出了使用雙時(shí)鐘域配合具有同步復(fù)位的門控時(shí)鐘（Gated Clock）實(shí)現(xiàn)功耗控制的方法。握手信號路由陣列的設(shè)計(jì)使得有限數(shù)量的通道可以匹配更多的總線外設(shè)。

　　VLSI是超大規(guī)模集成電路（Very Large Scale Integration）的簡稱，指幾毫米見方的硅片上集成上萬至百萬晶體管、線寬在1微米以下的集成電路。由于晶體管與連線一次完成，故制作幾個(gè)至上百萬晶體管的工時(shí)和費(fèi)用是等同的。大量生產(chǎn)時(shí)，硬件費(fèi)用幾乎可不計(jì)，而取決于設(shè)計(jì)費(fèi)用。

　　超大規(guī)模集成電路是70年代后期研制成功的，主要用于制造存儲器和微處理機(jī)。64k位隨機(jī)存取存儲器是第一代超大規(guī)模集成電路，大約包含15萬個(gè)元件，線寬為3微米。目前超大規(guī)模集成電路的集成度已達(dá)到600萬個(gè)晶體管，線寬達(dá)到0.3微米。用超大規(guī)模集成電路制造的電子設(shè)備，體積小、重量輕、功耗低、可靠性高。利用超大規(guī)模集成電路技術(shù)可以將一個(gè)電子分系統(tǒng)乃至整個(gè)電子系統(tǒng)“集成”在一塊芯片上，完成信息采集、處理、存儲等多種功能。例如，可以將整個(gè)386微處理機(jī)電路集成在一塊芯片上，集成度達(dá)250萬個(gè)晶體管。超大規(guī)模集成電路研制成功，是微電子技術(shù)的一次飛躍，大大推動了電子技術(shù)的進(jìn)步，從而帶動了軍事技術(shù)和民用技術(shù)的發(fā)展。超大規(guī)模集成電路已成為衡量一個(gè)國家科學(xué)技術(shù)和工業(yè)發(fā)展水平的重要標(biāo)志。也是世界主要工業(yè)國家，特別是美國和日本競爭最激烈的一個(gè)領(lǐng)域。超大規(guī)模集成電路將繼續(xù)得到發(fā)展。

　　DMA 結(jié)構(gòu)的比較

　　AMBA是 ARM 公司提出的用于微處理器片上通信的先進(jìn)的總線結(jié)構(gòu)。一種典型的 AMBA 總線由 AHB 和 APB 總線分段構(gòu)成?？偩€上的設(shè)備可以分為能夠主動讀寫的主設(shè)備（Master）與只能接收來自 Master 請求的從設(shè)備（Slave）。

　　近來針對 DMA 控制器的研究引出了新的 SoC 架構(gòu)，如使用分布式 Flyby DMA 結(jié)構(gòu)［1］；為數(shù)據(jù)吞吐量大的模塊預(yù)設(shè)專用通道［2，3］等。這些結(jié)構(gòu)的共同點(diǎn)在于數(shù)據(jù)在搬移過程中不需要經(jīng)過緩存就可以達(dá)到指定地址。然而缺乏緩存結(jié)構(gòu)的 DMA 有一定的局限性。從應(yīng)用的角度來講，在音視頻編解碼程序中普遍存在同端口內(nèi)存數(shù)據(jù)塊搬移的操作，而非緩存結(jié)構(gòu)的 DMA 無法在同端口上實(shí)現(xiàn)單周期的先讀后寫操作。此外，在 APB 總線上只能存在一個(gè) Master 設(shè)備，所以既無法為每個(gè)外設(shè)配置獨(dú)立 Master 以獲取數(shù)據(jù)，也不可能在低速總線上完成單周期傳輸。從功耗的角度看，當(dāng)系統(tǒng)中存在較多 Master 模塊時(shí)，總線仲裁器的負(fù)擔(dān)就被加重，而仲裁器正是AMBA 總線功耗的主要來源。使用緩存結(jié)構(gòu)的系統(tǒng)級 DMA 盡管存在數(shù)據(jù)傳輸?shù)难訒r(shí)，但能適用于 AMBA 不同速度的分段總線，可擴(kuò)展性遠(yuǎn)高于非緩存結(jié)構(gòu) DMA。

　　如圖 1 所示，本文提出的 DMA 控制器在整個(gè)系統(tǒng)中可分為 3 個(gè)部分。DMA Master 端解析來自當(dāng)前通道的命令包并發(fā)出 AHB 總線請求，完成緩存區(qū)與 AHB 總線的數(shù)據(jù)交換。 DMA 的引擎（DMA Engine）包含各個(gè)通道的邏輯資源與雙口緩存結(jié)構(gòu)（Dual Port FIFO）及相應(yīng)的控制邏輯。DMA 控制器的 APB Master 發(fā)出 APB 的總線請求，這些信號與來自 AHB 的轉(zhuǎn)換信號一起在兩段總線的橋接（Bridge）部分進(jìn)行仲裁選擇，實(shí)現(xiàn) APB 總線與 DMA 緩存區(qū)的數(shù)據(jù)交換。

　　DMA 控制器的 VLSI 實(shí)現(xiàn)

　　DMA 的時(shí)鐘域

　　在不具備 DMA 的 AMBA 總線中，APB 唯一的 Master

　　在 AHB 總線的驅(qū)動下進(jìn)行數(shù)據(jù)傳輸。兩段總線以串行的方式工作。從表 1 中可知，由于在 AMBA 結(jié)構(gòu)中微處理器不提供對 APB 的 Burst 操作，完成對 APB 的 4 個(gè) Word 的傳輸，至少需要 20 個(gè) AHB 的時(shí)鐘周期。而當(dāng)存在 DMA 控制器時(shí)， APB 總線能緩存需要和 AHB 交換的數(shù)據(jù)，并且可以獨(dú)立地驅(qū)動數(shù)據(jù)傳輸。不僅使傳輸周期減少了 50%，而且實(shí)現(xiàn)了 APB與AHB 的并行運(yùn)行。

　　由于并行的實(shí)現(xiàn)，APB 總線上某些時(shí)間段中數(shù)據(jù)傳輸更加頻繁。DMA 的 APB 信號進(jìn)入總線以前必須經(jīng)過仲裁，當(dāng)使用類似于高速總線上的 Burst 模式時(shí)，APB 可以多個(gè)連續(xù)兩周期的傳輸來運(yùn)行，這增加了互連線的翻轉(zhuǎn)頻率。尤其在 DMA 多個(gè)通道相互交替占有 APB 時(shí)，這種翻轉(zhuǎn)間隔便被縮小。因此，依據(jù)功耗 P = CV 2 f ，AHB 總線的二分頻時(shí)鐘被用來驅(qū)動 APB 總線。在這種配置下，相對于使用指令集進(jìn)行的傳輸依然持有速度上的優(yōu)勢。

　　 DMA 的內(nèi)部結(jié)構(gòu)

　　DMA 控制器的核心部分圍繞通道狀態(tài)機(jī)和雙口緩存數(shù)據(jù)的 FIFO 結(jié)構(gòu)來設(shè)計(jì)。如圖 2 所示，功能模塊包括非整字地址對齊邏輯（Read/Write Aligner）、64×32bit 雙口 FIFO、FIFO 控制邏輯、DMA 引擎、DMA 握手信號路由器（HandshakeRouter）和功耗管理電路。其中 DMA 引擎又包括 DMA 通道狀態(tài)機(jī)邏輯和通道仲裁器（Chan Arb）。

　　雙時(shí)鐘域設(shè)計(jì)的難點(diǎn)在于時(shí)鐘域的劃分以及不同時(shí)鐘的相位要求。從圖 2 中可以看到，DMA 的數(shù)據(jù)通路部分由 2 個(gè)總線接口及 2 塊 64×32bit 的雙口 SRAM 組成，其中 DMA Master 接口與數(shù)據(jù)對齊邏輯由 CLK_AHB 來驅(qū)動，而 APB 端由 CLK_APB 來驅(qū)動。DMA 的通道根據(jù)數(shù)據(jù)流方向共分為兩種：一種控制 AHB 上模塊的數(shù)據(jù)交換；另一種控制 AHB 與 APB 上模塊的數(shù)據(jù)交換。

　　為了減小面積，利用 APB 時(shí)鐘是 AHB 時(shí)鐘二分頻的特點(diǎn)，將兩種不同類型的通道復(fù)用同一個(gè)存儲端口。這樣，兩種通道的狀態(tài)機(jī)邏輯中使用各自的時(shí)鐘產(chǎn)生 SRAM 讀寫地址與控制信號。為了支持多通道獨(dú)立讀寫操作以提高并行度，每個(gè) AHB 與 APB 交換數(shù)據(jù)的通道必須使用讀寫?yīng)毩⒌腟RAM。這樣，使用 2 塊雙口 SRAM 實(shí)現(xiàn)了不同時(shí)鐘域緩存共享。每個(gè)通道擁有 2 塊 8×32bit 的不同流向的緩存容量，以匹配 DMA 的 AHB Master 端最高支持 4 個(gè) Word 的 Burst操作。