功耗過(guò)高已經(jīng)成為半導(dǎo)體制程尺寸進(jìn)一步微縮的主要障礙，并且嚴(yán)重威脅到所有電子領(lǐng)域的一切進(jìn)展──從推動(dòng)行動(dòng)設(shè)備更加微型化到開(kāi)發(fā)超級(jí)電腦均包含在內(nèi)。

雖然根本原因在于永恆不變的物理和化學(xué)原理，但工程師們已經(jīng)開(kāi)發(fā)出一系列的創(chuàng)新技術(shù)，以用于減輕目前所面臨的問(wèn)題，并可望對(duì)振興未來(lái)的芯片產(chǎn)業(yè)有所助益。

以下討論五種可用于降低未來(lái)IC功耗的技術(shù)。這些技術(shù)目前已經(jīng)在開(kāi)發(fā)中，可望共同解決未來(lái)十年內(nèi)將會(huì)面臨的功耗問(wèn)題。

擁抱協(xié)同設(shè)計(jì)

電子設(shè)計(jì)自動(dòng)化（EDA）工具可讓設(shè)計(jì)團(tuán)隊(duì)從一開(kāi)始就進(jìn)行協(xié)同設(shè)計(jì)，從而實(shí)現(xiàn)最佳化低功耗設(shè)計(jì)。事實(shí)上，業(yè)界最低功耗的處理器和系統(tǒng)級(jí)芯片開(kāi)發(fā)人員不僅透過(guò)最佳化架構(gòu)和材料來(lái)實(shí)現(xiàn)優(yōu)勢(shì)，也采用協(xié)同設(shè)計(jì)封裝、電源、射頻電路和軟體來(lái)降低功耗，而不至于降低性能或增加成本。

“實(shí)現(xiàn)低功耗必須采用覆蓋技術(shù)、設(shè)計(jì)方法、芯片架構(gòu)和軟體的全面性方法。”德州儀器（TI）公司設(shè)計(jì)技術(shù)與EDA部門(mén)總監(jiān)DavidGreenhill表示。

TI已經(jīng)使用了許多先進(jìn)技術(shù)為每個(gè)子系統(tǒng)進(jìn)行最佳化，從而為低功耗元件提升了新標(biāo)準(zhǔn)，例如打造自有的制程技術(shù)來(lái)平衡關(guān)斷模式的漏電流與主動(dòng)電流性能，或使用電壓與頻率擴(kuò)展技術(shù)來(lái)定義各種省電工作模式。

“第一步是從性能和功耗的觀點(diǎn)來(lái)確認(rèn)產(chǎn)品的目標(biāo)。一旦這些目標(biāo)確定后，就可以開(kāi)始采用專(zhuān)用的制程技術(shù)，以提供所需的性能，而不至于超出設(shè)備的功耗預(yù)算。”TI公司28nm平臺(tái)經(jīng)理RandyHollingsworth指出。

EDA工具一直是實(shí)現(xiàn)這些更低功耗目標(biāo)的關(guān)鍵，但有時(shí)需要圍繞設(shè)計(jì)迴路進(jìn)行一些反覆，因?yàn)椴捎脗鹘y(tǒng)EDA工具進(jìn)行功耗估計(jì)只在接近設(shè)計(jì)周期結(jié)束時(shí)才比較精確。對(duì)于未來(lái)的IC來(lái)說(shuō)，必須在設(shè)計(jì)周期初期便進(jìn)行精確的功耗估算。

一些專(zhuān)用工具的供應(yīng)商已經(jīng)拾起了接力棒。例如美國(guó)加州Atrenta公司推出一款名為SpyglassPower的工具，它可采用標(biāo)準(zhǔn)的暫存器傳輸級(jí)（RTL）描述來(lái)執(zhí)行功耗估計(jì)、功耗降低與驗(yàn)證。這些RTL描述在較早的設(shè)計(jì)周期就能從每種主要EDA工具獲得。

“而今，工程師希望能在較早的設(shè)計(jì)周期展開(kāi)功耗估計(jì)。”Atrenta公司資深工程總監(jiān)PeterSuaris表示，“你不能再等到設(shè)計(jì)臨近結(jié)束時(shí)才去估計(jì)功耗。你必須在RTL級(jí)就針對(duì)功耗進(jìn)行協(xié)同設(shè)計(jì)，并為設(shè)計(jì)進(jìn)行改動(dòng)，以便能從一開(kāi)始就實(shí)現(xiàn)節(jié)能效果。”

Atrenta公司宣稱(chēng)，其專(zhuān)用的節(jié)能工具能以20%以?xún)?nèi)的精密度估計(jì)最終功耗預(yù)算，而功耗降低工具還可使最終設(shè)計(jì)功耗減少達(dá)50%。

降低工作電壓

微縮芯片尺寸通常能夠降低工作電壓，從而實(shí)現(xiàn)節(jié)能。例如，三星公司（Samsung）最新的20nm‘綠色記憶體’芯片透過(guò)將工作電壓從1.5V降低至1.35V，以節(jié)省67%的功耗。

處理器和邏輯電路的工作電壓甚至低于記憶體元年，但工作電壓降低至1V以下時(shí)就不可避免地必須進(jìn)一步改善半導(dǎo)體制程。IBM、英特爾（Intel）、三星、TI、臺(tái)積電（TSMC）和其他每家半導(dǎo)體制造商均持續(xù)改善制程，以便能在更低電壓下作業(yè)，不過(guò)，過(guò)去幾個(gè)制程世代以來(lái)的進(jìn)展速度已開(kāi)始減緩。

其關(guān)鍵在于電晶體導(dǎo)通的閾值電壓在使用不同晶圓時(shí)是不一致的，因?yàn)樵诟蟪叽鐣r(shí)制程的變化可以忽略。而由于在特定電壓下關(guān)斷狀態(tài)的漏電流在不同閾值時(shí)有很大的變化，因此理想芯片實(shí)際上要使用根據(jù)其特性定制的供電電壓。

英特爾公司聲稱(chēng)已具有更好的解決方案──這是該公司花費(fèi)近十年時(shí)間進(jìn)行完善的一種方案。英特爾采用了所謂三閘（tri-gate）的3DFinFET電晶體架構(gòu)，這種架構(gòu)以三維方式在電晶體通道周?chē)h(huán)繞三個(gè)金屬閘極，使電晶體處于這些閘極的電場(chǎng)之下。這種技術(shù)可以抵銷(xiāo)阻止工作電壓低于1V的制程變化。

“我們已經(jīng)成功地展示我們的三閘電晶體結(jié)構(gòu)，可將工作電壓減少到0.7V範(fàn)圍，而且還能做得更低。”英特爾公司資深工程師MarkBohr指出，“這些都是具有更陡峭次閾值斜率的完全耗盡型電晶體，可以更小的漏電流更快切斷，同時(shí)以更低閾值導(dǎo)通電壓。”

資金雄厚的半導(dǎo)體制造商們專(zhuān)注于模擬英特爾公司的3D架構(gòu)，但一些新創(chuàng)企業(yè)則致力于研發(fā)新型平面制程，針對(duì)缺乏時(shí)間和資金來(lái)完善3D架構(gòu)的半導(dǎo)體制造商重啟電壓調(diào)整進(jìn)程。例如SuVolta公司已經(jīng)發(fā)明出一種用于標(biāo)準(zhǔn)CMOS產(chǎn)品線的超低電壓平面制程。

SuVolta并未使用3D閘極耗盡型電晶體，改而采用一種未摻雜通道（帶摻雜的閾值和保護(hù)帶）以避免摻雜中的變化。深度耗盡型通道制程可在標(biāo)準(zhǔn)的平面CMOS產(chǎn)品線上實(shí)現(xiàn)。

“透過(guò)使用平面深度耗盡型通道制程，我們已成功展示供電電壓可降低到0.6V，未來(lái)還能夠降得更低。”SuVolta公司技術(shù)長(zhǎng)ScottThompson透露。