在絕大部分使用電池供電和插座供電的系統(tǒng)中，功耗成為需要考慮的第一設(shè)計(jì)要素。Xilinx決定使用20nm工藝的UltraScale器件來直面功耗設(shè)計(jì)的挑戰(zhàn)，本文描述了在未來的系統(tǒng)設(shè)計(jì)中，使用Xilinx 20nm工藝的UltraScale FPGA來降低功耗的19種途徑。

1、制造工藝：TSMC使用20SoC工藝來生產(chǎn)Xilinx 20nm的UltraScale器件，該工藝采用TSMC第二代gate-last HKMG（high-K絕緣層+金屬柵極）技術(shù)和第三代SiGe （silicon-germanium）應(yīng)變技術(shù)來實(shí)現(xiàn)在低功耗時(shí)提高性能。跟TSMC 28nm工藝相比，20SoC工藝技術(shù)能做到器件密度增加1.9倍，同時(shí)速度提升30%。

2、電壓調(diào)整：TSMC 20SoC工藝有兩種模式，一種是高性能模式（Vcc = 0.95V），還有一種是低功耗模式（Vcc = 0.9V）。20SoC高性能模式與TSMC 28HP和28HPL工藝相比，能提供更高的性能以及更低的靜態(tài)功耗。低功耗模式跟TSMC 28HP工藝相比，靜態(tài)功耗要低65%，使用TSMC 20SoC工藝制造的器件的Vcc空間使得Xilinx能選擇功耗分布曲線上的合適的部分，即在Vcc降低到0.9V時(shí)，在性能上仍然有不錯(cuò)的表現(xiàn)，但此時(shí)的動(dòng)態(tài)功耗卻可以下降大約10%。

20nm工藝UltraScale器件，性能和功耗對(duì)比：非常顯著的優(yōu)勢(shì)

3、選擇功耗最低的器件：Xilinx 20nm UltraScale FPGA中，在0.95V或者0.9V下都可以工作的器件被定義為-1L，這是基于它們?cè)?.95V下的速度等級(jí)來定義的。-1L UltraScale器件的性能和0.95V，速度等級(jí)為-1的器件性能相同，和工作在0.9V，速度等級(jí)為-1的器件性能也一致，但是-1L的定義表示，這類器件的靜態(tài)功耗是特別低。在0.9V時(shí)，光是Vcc的下降就可以使得靜態(tài)功耗下降大約30%。相比其他UltraScale FPGA器件，Xilinx對(duì)-1L器件的速度和漏電有著更加嚴(yán)格的定義標(biāo)準(zhǔn)，換句話說，只有那些漏電最低、性能最高的UltraScale器件才能稱為-1L器件。

4、管理3D IC的工藝變動(dòng)：20nm UltraScale FPGA規(guī)模較大，實(shí)際上是3D IC，采用了Xilinx第二代堆疊硅片互聯(lián)（SSI）技術(shù)，它可以把一個(gè)封裝里的多個(gè)FPGA die連接起來。Xilinx通過在一個(gè)封裝中組合較高和較低漏電的die（都在說明書中）來控制整個(gè)3D IC的靜態(tài)漏電功耗，結(jié)果是整個(gè)封裝器件的漏電功耗要遠(yuǎn)遠(yuǎn)低于只使用一個(gè)die（具備相同可編程邏輯容量）的封裝。

5、通過3D IC集成來縮減I/O功耗：和傳統(tǒng)的多芯片設(shè)計(jì)相比，在具備相同的I/O帶寬的情況下，基于SSI的3D IC技術(shù)可以使I/O互連功耗減小100倍。這個(gè)激動(dòng)人心的結(jié)果就是通過把所有的連接都保留在芯片內(nèi)部來實(shí)現(xiàn)的，與把信號(hào)驅(qū)動(dòng)到芯片外部相比，這種做法的功耗顯著降低，這種設(shè)計(jì)理念可以在低功耗的情況下獲得令人難以置信的高速度。

6、低功耗設(shè)計(jì)不僅僅停留在工藝級(jí)別：在20nm工藝節(jié)點(diǎn)上，Xilinx從每一個(gè)角度去聚焦功耗效率?；趧?dòng)態(tài)功耗能減少的百分比，Xilinx對(duì)很多選項(xiàng)都進(jìn)行了評(píng)估，每一項(xiàng)都會(huì)產(chǎn)生相應(yīng)的風(fēng)險(xiǎn)以及實(shí)現(xiàn)的時(shí)間。每一個(gè)降低功耗的技術(shù)，它在性能、成本、設(shè)計(jì)流程方法以及總體進(jìn)度方面的影響也會(huì)被評(píng)估，被挑選出來的選項(xiàng)最終實(shí)現(xiàn)在所有Xilinx 20nm UltraScale器件中。

7、類似ASIC的時(shí)鐘設(shè)計(jì)使得功耗降低：跟所有以往的FPGA架構(gòu)相比，UltraScale架構(gòu)中的時(shí)鐘布線和時(shí)鐘buffer進(jìn)行了徹底地重新設(shè)計(jì)，可以提供更大程度的靈活性。在縱橫兩個(gè)方向上，大量的時(shí)鐘布線和時(shí)鐘分布路徑產(chǎn)生了許許多多的全局時(shí)鐘buffer，數(shù)量是以往架構(gòu)中的20倍以上，那個(gè)架構(gòu)有著無數(shù)個(gè)布局的選項(xiàng)。實(shí)際上，在一個(gè)UltraScale FPGA中，時(shí)鐘網(wǎng)絡(luò)的“中心點(diǎn)”（時(shí)鐘偏移開始累積的起始點(diǎn)）可以被放在任何一個(gè)時(shí)鐘域。和ASIC相同的是，哪里需要時(shí)鐘，哪里的時(shí)鐘網(wǎng)絡(luò)才開始工作。UltraScale架構(gòu)可以向可編程邏輯設(shè)備提供偏移最小、性能最快的時(shí)鐘網(wǎng)絡(luò)，這些時(shí)鐘網(wǎng)絡(luò)只有在源需要向目的發(fā)送時(shí)鐘信號(hào)時(shí)才產(chǎn)生功耗。

UltraScale 類ASIC時(shí)鐘設(shè)計(jì)

8、精細(xì)化的時(shí)鐘門控：可以通過精細(xì)化的時(shí)鐘門控技術(shù)來進(jìn)一步降低動(dòng)態(tài)時(shí)鐘功耗。在一個(gè)設(shè)計(jì)中，當(dāng)相關(guān)邏輯不需要工作的時(shí)候，可以動(dòng)態(tài)門控關(guān)閉時(shí)鐘驅(qū)動(dòng)。這個(gè)特性可以靜態(tài)或者以一個(gè)時(shí)鐘周期的粒度來動(dòng)態(tài)執(zhí)行。最大的20nm UltraScale器件中，除了常見的全局門控時(shí)鐘之外，還有數(shù)以千計(jì)的末梢門控時(shí)鐘。時(shí)鐘樹功耗（CV2f）實(shí)際上大部分是發(fā)生在橫向buffer和時(shí)鐘樹末梢時(shí)鐘這一級(jí)，因?yàn)樵谶@一級(jí)上，驅(qū)動(dòng)了數(shù)以千計(jì)的負(fù)載，這一級(jí)上的時(shí)鐘門控可以使得動(dòng)態(tài)功耗消減非常明顯。另外，降低扇出可以減小時(shí)鐘buffer功耗，因?yàn)檫@個(gè)時(shí)候，時(shí)鐘buffer僅僅驅(qū)動(dòng)幾個(gè)負(fù)載，這也能降低時(shí)鐘樹的功耗。因?yàn)橛兄罅康目砷T控的時(shí)鐘，一些基于20nm UltraScale器件的設(shè)計(jì)可以節(jié)省10-15%的時(shí)鐘樹功耗，當(dāng)然，這還要取決于時(shí)鐘的使能率。

9、充分使用每一個(gè)CLB來減少CLB的使用數(shù)量：UltraScale架構(gòu)采用了加強(qiáng)的可配置邏輯單元（CLB），可以效率更高地使用這些可用的CLB資源。對(duì)于可能的封裝選項(xiàng)而言，CLB結(jié)構(gòu)上的許多改變提供了更多的靈活性。每一個(gè)6-輸入LUT都是由兩個(gè)觸發(fā)器組成，每個(gè)觸發(fā)器都有專用的輸入和輸出信號(hào)，使得一個(gè)CLB中的所有部件既可以一起使用，也可以完全獨(dú)立?？刂菩盘?hào)在數(shù)量和靈活性上的提高使得觸發(fā)器更加易用，包括：可用的時(shí)鐘使能信號(hào)數(shù)量翻倍；可選擇“忽略”時(shí)鐘使能和復(fù)位端口的輸入；可選擇復(fù)位信號(hào)反向，使得同一個(gè)CLB中的觸發(fā)器的復(fù)位信號(hào)電平既可以是高有效，也可以是低有效；一個(gè)額外的時(shí)鐘信號(hào)用于移位寄存器和分布式RAM?？偠灾@些加強(qiáng)特性可以讓Vivado設(shè)計(jì)套件把更多的設(shè)計(jì)部件（經(jīng)常是在功能上相互沒有關(guān)系）封裝在一個(gè)CLB中。通過對(duì)器件總體利用上的最大化來消耗盡可能最低的功耗。

充分使用每一個(gè)UltraScale CLB來減少CLB的使用數(shù)量

10、更少的CLB意味著CLB之間的布線更少：CLB利用率的顯著提高使得設(shè)計(jì)的封裝更緊密，性能更高。緊密的封裝最終體現(xiàn)為更短的連線長(zhǎng)度，因此連線電容更小，這有助于一個(gè)設(shè)計(jì)的總體功耗的降低。

11、關(guān)掉不用的Block RAM：UltraScale架構(gòu)支持電源門控，可以關(guān)掉不用的Block RAM。降低Block RAM的靜態(tài)漏電功耗對(duì)降低整個(gè)器件的漏電功耗非常有幫助。

12、Block RAM級(jí)聯(lián)降低動(dòng)態(tài)功耗：UltraScale 的Block RAM支持高速存儲(chǔ)器級(jí)聯(lián)（用于數(shù)據(jù)級(jí)聯(lián)布線）以及輸出復(fù)用，這樣可以實(shí)現(xiàn)速度更快、動(dòng)態(tài)功耗更低的大容量Block RAM陣列。多個(gè)Block RAM可以級(jí)聯(lián)到一起而不影響B(tài)lock RAM的時(shí)序，這個(gè)特性可以在任何特定時(shí)刻使工作的Block RAM數(shù)量最小化，這樣可以進(jìn)一步降低動(dòng)態(tài)功耗。

13、使用更少的DSP Slice：盡管Virtex-7 FPGA的DSP Slice性能已經(jīng)是業(yè)界的領(lǐng)導(dǎo)者，Xilinx還是在UltraScale架構(gòu)中，對(duì)DSP Slice性能進(jìn)行了較大的提升。這樣，在布線更少、DSP外部邏輯資源使用更少的同時(shí)，實(shí)現(xiàn)更快的數(shù)字信號(hào)處理。舉例來說，用UltraScale架構(gòu)中DSP模塊的27x18位寬的乘法器來實(shí)現(xiàn)IEEE Std 754雙精度算法，所用的DSP模塊資源比用Xilinx 7系列器件來實(shí)現(xiàn)相同功能要減少三分之二。

14、降低I/O功耗：對(duì)于總體功耗而言，I/O功耗已經(jīng)成為一個(gè)重要的組成部分。隨著可編程器件的技術(shù)改進(jìn)，內(nèi)核功耗已經(jīng)有了很大的減少，但是直到最近（隨著Xilinx 7系列可編程器件的出現(xiàn)），I/O功耗的降低卻并不明顯，特別是對(duì)于一些存儲(chǔ)器密集型的應(yīng)用來說，大量的I/O帶來的功耗會(huì)占到一個(gè)設(shè)計(jì)的總體功耗的50%。Xilinx在7系列FPGA中，通過可編程的電壓轉(zhuǎn)換速率和驅(qū)動(dòng)強(qiáng)度來降低I/O功耗，UltraScale器件采用了相同的節(jié)省功耗的方法。

15、使用DDR4存儲(chǔ)器：UltraScale架構(gòu)升級(jí)了存儲(chǔ)器接口，支持多個(gè)DDR3/4兼容的SDRAM存儲(chǔ)器控制器，并且把DDR物理層接口（PHY）模塊集成到片內(nèi)。當(dāng)從DDR3到DDR4轉(zhuǎn)變時(shí)，你可以看到功耗上有20%的下降，原因是DDR4工作在一個(gè)更低的1.2V的電壓下。

16、降低高速串行收發(fā)器功耗：Xilinx 20nm UltraScale器件的SerDes都為了高性能和低抖動(dòng)而進(jìn)行了優(yōu)化設(shè)計(jì)，能提供一些低功耗操作的特性。UltraScale架構(gòu)中，對(duì)GTH收發(fā)器進(jìn)行了重新設(shè)計(jì)，跟7系列FPGA中的GTX和GTH收發(fā)器相比，可以削減50%的總體的功耗。

17、在不需要DFE的時(shí)候關(guān)閉它：許多無背板的應(yīng)用場(chǎng)合不需要在SerDes收發(fā)器中使用判決反饋均衡器（DFE）電路。因?yàn)镈FE需要消耗額外的功耗，因此，當(dāng)SerDes端口用作其它用途時(shí)，Xilinx UltraScale器件允許設(shè)計(jì)人員關(guān)閉DFE。為了節(jié)省功耗，你可以關(guān)掉DFE電路，而使用線性均衡器（LE），跟DFE相比，因?yàn)長(zhǎng)E自身更低的Rx增益和最小化的電路，所以功耗要小很多。

18、增加硬IP模塊：用集成的硬核模塊來代替軟IP，可以降低10倍的功耗。Xilinx實(shí)現(xiàn)了一個(gè)集成的Interlaken IP核用于片間的連接，可以達(dá)到150Gbps。Xilinx的IP核是基于業(yè)界領(lǐng)導(dǎo)和最廣泛的部署來實(shí)現(xiàn)的，對(duì)Interlaken接口協(xié)議規(guī)范rev1.2的實(shí)現(xiàn)具有靈活性、高性能和低功耗的特點(diǎn)，可以支持12.5Gbps和25Gbps的收發(fā)器。結(jié)合了UltraScale架構(gòu)的收發(fā)器技術(shù)以及靈活的協(xié)議層，集成IP核可以實(shí)現(xiàn)片間互連的管腳個(gè)數(shù)和功耗的最小化。同相同的軟IP解決方案相比，集成IP核的延遲更小，這樣可以預(yù)先知道IP的性能。

使用硬IP核節(jié)省功耗

19、把降低功耗的思想深入到設(shè)計(jì)工具中：Vivado設(shè)計(jì)套件直接可以支持UltraScale架構(gòu)的許多降功耗的特性，比如說，Vivado設(shè)計(jì)套件為了能夠把設(shè)計(jì)的一部分進(jìn)行電源門控，會(huì)產(chǎn)生一些邏輯來驅(qū)動(dòng)時(shí)鐘末梢buffer的開關(guān)。這個(gè)工具還會(huì)自動(dòng)產(chǎn)生邏輯來支持對(duì)Block RAM的靜態(tài)和動(dòng)態(tài)功耗的門控，能推斷出是否要把Block RAM進(jìn)行級(jí)聯(lián)。