一、ADC介紹及性能指標(biāo)

①ADC簡(jiǎn)單介紹

ADC是模擬數(shù)字轉(zhuǎn)換器的縮寫，全稱為Analog-to-Digital Converter。它的功能是將連續(xù)的模擬信號(hào)轉(zhuǎn)換為離散的數(shù)字信號(hào)，以便數(shù)字系統(tǒng)進(jìn)行處理和分析。單片機(jī)中采用的是SAR（successive approximation register）ADC，逐次逼近型模數(shù)轉(zhuǎn)換模塊。

ADC 轉(zhuǎn)換包括采樣、保持、量化、編碼四個(gè)步驟。

采樣階段，需要在規(guī)定的采樣時(shí)間內(nèi)將外部信號(hào)的電壓完整無誤的采樣到 ADC 的采樣電容上，即在采樣開關(guān) SW 關(guān)閉的過程中，外部輸入信號(hào)通過外部的輸入電阻 RAIN 和以及 ADC 采樣電阻 RADC 對(duì)采樣電容 CADC 充電。每次采樣過程可以簡(jiǎn)化為外部信號(hào)通過輸入阻抗以及采樣電阻對(duì)采樣電容的充電（即采樣電容零狀態(tài)的單位階躍響應(yīng)）。如下：

當(dāng)采樣時(shí)間結(jié)束后，采樣誤差表示為采樣電容上的電壓與信號(hào)源上的電壓差值。在一次理想的采樣過程中，這個(gè)電壓差值應(yīng)該保持在 0.5LSB 以內(nèi)（LSB 為 SAR ADC 的最小的電壓分辨率，0.5LSB 為 SAR ADC 的量化誤差）。

量化階段，將采樣開關(guān) SW 打開，然后由 ADC 時(shí)鐘驅(qū)動(dòng)，基于切換電容技術(shù)，將 ADC 采樣電容上的電壓逐次與不同權(quán)重的參考電壓做比較，逐位確定 N 位數(shù)據(jù)每一位上的值（N 為 ADC的采樣位數(shù)），然后編碼輸出數(shù)字碼值。在量化過程中，參考電壓 VREF+需要對(duì)切換電容網(wǎng)絡(luò)進(jìn)行充電。VREF+基準(zhǔn)需要在量化過程中保持穩(wěn)定。

②ADC的性能指標(biāo)

?分辨率（Resolution）：分辨率表示ADC能夠?qū)⒛M信號(hào)離散化為多少個(gè)離散級(jí)別。一般以位數(shù)（bits）來表示，例如8位、10位、12位等。分辨率越高，表示ADC可以更準(zhǔn)確地量化模擬信號(hào)。

采樣率（Sampling Rate）：采樣率是指ADC每秒鐘進(jìn)行模擬信號(hào)采樣的次數(shù)。采樣率越高，可以更準(zhǔn)確地還原原始模擬信號(hào)。

????信噪比（Signal-to-Noise Ratio, SNR）：信噪比代表了頻譜中信號(hào)的有效值和噪聲的有效值之間的比值。然后取對(duì)數(shù)，再乘以 20，從而得到 dB 形式的 SNR 的值。即表示ADC輸出的數(shù)字信號(hào)與輸入模擬信號(hào)之間的信噪比，即有效信號(hào)與噪聲之間的比例。信噪比越高，表示ADC輸出的數(shù)字信號(hào)質(zhì)量越好。

SNDR（信納比）：信納比代表了頻譜中信號(hào)功率的有效值比上噪聲加上所有諧波分量的功率之和。因此從定義上看，信納比是必然會(huì)小于信噪比的。

?有效位數(shù)（Effective Number of Bits, ENOB）：在許多應(yīng)用場(chǎng)合，使用有效位數(shù)來描述 ADC 的性能。ENOB 通常使用信納比來計(jì)算。有效位數(shù)是指ADC輸出數(shù)字信號(hào)中具有有效信息的位數(shù)。它反映了ADC的精度水平，一般小于等于分辨率。

??器件精度（Device Accuracy）：器件精度是指ADC輸出數(shù)字信號(hào)與輸入模擬信號(hào)之間的誤差。它可以通過最大的非線性誤差、增益誤差和偏移誤差等來表示。

?? THD（總諧波系數(shù)）：總諧波系數(shù)表述基波信號(hào)的有效值與所有諧波的有效值之和的比值。

???偏置誤差(Offset error) ：ADC 的偏置誤差定義為第一個(gè)碼字轉(zhuǎn)換（從 0x00 到 0x01）所對(duì)應(yīng)的實(shí)際電壓偏離理想電壓位置的差值。

??增益誤差（Gain Error）：ADC 的增益誤差是指最后一次碼字轉(zhuǎn)換中實(shí)際轉(zhuǎn)換與理想轉(zhuǎn)換點(diǎn)電壓之間（對(duì)于 12bit ADC來說，即從 0xFFE 到 0xFFF）的差值。

微分非線性誤差（DNL）：微分非線性誤差定義為實(shí)際量化臺(tái)階寬度與對(duì)應(yīng)于 1LSB 的理想電壓值之間的差異。指每一個(gè)碼字寬度偏離理想的 1LSB 的程度。計(jì)算方法為每個(gè)碼字模擬量的寬度減去一個(gè) LSB 的值，當(dāng)碼字寬度大于一個(gè) LSB 寬度時(shí)，DNL 為正值，反之，DNL 為負(fù)值。

?積分非線性誤差（INL）：積分非線性誤差是指一個(gè)碼字的實(shí)際輸入點(diǎn)與傳輸函數(shù)線上理想輸入之間的偏移。傳輸函數(shù)線可以定義為第一次實(shí)際轉(zhuǎn)換與最后一次實(shí)際轉(zhuǎn)換所連接的線，即 ADC 的偏置和增益誤差點(diǎn)之間的一條直線。

在精密信號(hào)鏈系統(tǒng)中，對(duì)于 ADC 來說，往往關(guān)注的主要是 ADC 的靜態(tài)特性參數(shù)。然而對(duì)于采樣率達(dá)到 MSPS 的 SAR ADC 而言，有時(shí)也會(huì)用于采樣頻率較快的交流信號(hào)，因此對(duì)于交流輸入信號(hào)的真實(shí)復(fù)現(xiàn)也尤為重要，在這種場(chǎng)景中，我們更關(guān)注信號(hào)中的頻域特性。一些動(dòng)態(tài)特性參數(shù)也需關(guān)注，通常需要借助對(duì)采樣信號(hào)的 FFT 變換來分析頻域特性。

這些性能指標(biāo)對(duì)于不同應(yīng)用場(chǎng)景的ADC來說可能有所不同，選擇合適的ADC需要根據(jù)具體的應(yīng)用需求進(jìn)行權(quán)衡。

ADC 的精度不僅受自身設(shè)計(jì)與工藝因素的影響，也會(huì)受到多種外部因素的影響，想要在實(shí)際應(yīng)用中達(dá)到標(biāo)稱的精度，需要在軟件配置端與外圍電路的設(shè)計(jì)上給予足夠的重視。

二、ADC提高采樣精度的方法和電路設(shè)計(jì)? ??

①MCU供電電源

單片機(jī)中，有將 VREF+引腳單獨(dú)引出的，也有 VREF+引腳未單獨(dú)引出，而是在芯片內(nèi)部與 VDDA 連接在一起。在內(nèi)部有一個(gè)精準(zhǔn)的內(nèi)部參考源（典型電壓 2.5V），可以用作 ADC 工作時(shí)的參考電壓，該內(nèi)部參考電壓可以連接到 VREF 引腳上，但需要留意的是，該內(nèi)部參考源帶載能力不強(qiáng)，謹(jǐn)慎選擇所帶負(fù)載大小。

由于在量化編碼的過程中，VREF+需要對(duì)轉(zhuǎn)化電容網(wǎng)絡(luò)充電，在量化過程中，也會(huì)有對(duì)基準(zhǔn)源抽取電荷的動(dòng)作，因此，如果沒有其他的去耦措施，一個(gè)穩(wěn)健且干凈的 VREF+基準(zhǔn)會(huì)顯著影響 ADC量化的精度，我們建議對(duì)于這兩個(gè)電源采用紋波噪聲系數(shù)更小的 LDO 來供電。對(duì)于 VREF+基準(zhǔn)源，我們建議靠近引腳并聯(lián)一個(gè) uF 級(jí)以及一個(gè) nF 級(jí)的去耦電容，一方面可以濾除來自外部低頻與高頻的電源噪聲，另一方面，也可使ADC 在量化編碼過程的基準(zhǔn)源更加穩(wěn)定。在 layout 過程中，相關(guān)電源線的走線上，我們推薦加寬電源跡線，以減小跡線的 ESR，在量化階段，減小轉(zhuǎn)化電容網(wǎng)絡(luò)瞬間充電對(duì)輸入基準(zhǔn)源的影響。

相同的情況，在一些場(chǎng)景中，VDD 與 VREF+來自同一顆 LDO，然后在 LDO 與 VREF+之間串聯(lián)一顆磁珠，以屏蔽外部電源對(duì)于 VREF+的影響。這里需要注意選擇磁珠時(shí)，需要關(guān)注磁珠的 RDC（直流電阻）參數(shù)，應(yīng)當(dāng)優(yōu)先選取 RDC 小的型號(hào)，以減小在磁珠上造成的直流壓降。直流電阻小，通常磁珠的高頻處的阻抗也會(huì)小，因此這也是一個(gè)抗干擾與采樣精度的權(quán)衡過程。另外，通常不建議在此處將磁珠換成電感，由于 VREF+在量化編碼過程中，會(huì)存在高頻的脈沖電流，如果靠近 VREF+引腳的去耦電容設(shè)置不合適，則比較容易引起 VREF+電壓的震蕩，影響 ADC 的精度。

②引腳電容設(shè)置

系統(tǒng)的硬件解耦對(duì)于采樣精度提高尤為重要，在 MCU 端，對(duì)于模擬電源引腳，建議就近放置一個(gè) 1uF 與一個(gè) 10nF 的陶瓷電容（ESR 較低）。對(duì)于其他的數(shù)字電源 VDD 引腳，就近放置一個(gè) 100nF 的陶瓷電容。對(duì)于MCU 接地引腳，建議將模擬地與數(shù)字地采用 0 歐姆電阻或者磁珠連接，以屏蔽數(shù)字地對(duì)于模擬地的干擾。

③ADC 參考電壓設(shè)置的影響

ADC 輸入信號(hào)幅值范圍為 VSSA 到 VREF+，對(duì)于部分小封裝 MCU，VREF+與 VDDA 在芯片內(nèi)部連接在一起。VREF+電壓的設(shè)置需嚴(yán)格參考 datasheet 手冊(cè)中的規(guī)定范圍，采樣信號(hào)的幅值不應(yīng)超出 VREF+的幅值，對(duì)于無 VREF+引腳的 MCU，采樣信號(hào)的幅值不應(yīng)超出 VDDA 的幅值，否則可能會(huì)導(dǎo)致模擬電源漏電，嚴(yán)重影響 ADC 性能。此外，我們可以思考下如何根據(jù) ADC 輸入信號(hào)幅值范圍設(shè)置合理的 VREF+，或者根據(jù)配置完畢的 VREF+設(shè)置合理的 ADC 信號(hào)輸入范圍。

④I/O?口引入超范圍電壓的影響

任何模擬引腳（或相鄰的數(shù)字輸入引腳）上如果存在小于 GND 的負(fù)電壓時(shí)（不大于-200 mV的負(fù)電壓可以被認(rèn)為是安全的），會(huì)引入從該 IO 口流出的負(fù)電流。這種情況下會(huì)顯著影響 ADC的采樣結(jié)果，為了更精確的采樣結(jié)果，需要確保相關(guān) IO 口上在 ADC 工作期間不要有負(fù)電壓的存在。

ADC 采樣的 IO 口在非采樣時(shí)間也不要引入高于 VDDA 的電壓，可能會(huì)造成對(duì) ADC 內(nèi)核的漏電，引起采樣精度的變差。

⑤信號(hào)源輸入電阻的影響

SAR ADC 采樣對(duì)于信號(hào)的輸入電阻是有明確要求的，對(duì)于一個(gè)具體的ADC，其采樣電阻 RADC 與采樣電容 CADC 已經(jīng)不可更改，當(dāng) ADC 的采樣時(shí)鐘，采樣周期等可配置參數(shù)配置完畢時(shí)，則外部信號(hào)的輸入阻抗則是有一個(gè)最大值的要求，如下：

配置的不同的采樣周期所對(duì)應(yīng)的最大輸入電阻，在對(duì)應(yīng) MCU 型號(hào) datasheet 中會(huì)給出，用戶也可根據(jù)公式與實(shí)際情況自行計(jì)算。

采取的思路如下：

建議添加一個(gè)運(yùn)放跟隨電路，實(shí)現(xiàn)阻抗匹配；

如果對(duì)于采樣率沒有要求的情況下，我們可以降低 ADC 的采樣時(shí)鐘，變相提高采樣時(shí)間來使得采樣電容充電到正確電位；

對(duì)于 SAR ADC 在采樣時(shí)間內(nèi)，采樣電容上的電壓必須被充分充放電，其被充電的電壓值與外部輸入電壓之間的差值不應(yīng)超過 0.5LSB，否則無論后級(jí) ADC 性能如何卓越，都無法真實(shí)反映信號(hào)的幅值。對(duì)于極大輸入阻抗，我們添加了一顆電容來限制單次采樣時(shí)的電壓跌落或上升毛刺的幅值，但是此種情形下，需要在每?jī)纱尾蓸又g添加足夠的時(shí)延給內(nèi)部采樣電容充電，以保證采樣開關(guān)關(guān)閉時(shí)，采樣電容上的電壓與外部信號(hào)的電壓差在量化誤差范圍一列。

特別的，當(dāng) ADC 工作在連續(xù)采樣或者掃描采樣時(shí)，如果由于輸入阻抗過大，且未被及時(shí)修正時(shí)，輸入阻抗過大通道的采樣結(jié)果會(huì)受前一個(gè)采樣通道信號(hào)的影響，通過增大采樣時(shí)間以滿足輸入阻抗的影響會(huì)顯著改善這個(gè)現(xiàn)象。

⑥I/O 引腳串?dāng)_的影響

由于引腳甚至包括芯片內(nèi)部 bonding 線之間的電容耦合，I/O 之間的串?dāng)_會(huì)對(duì) ADC 的采樣精度產(chǎn)生顯著影響，尤其是 ADC 當(dāng)前的模擬采樣通道鄰近有持續(xù)數(shù)字 I/O 的電平翻轉(zhuǎn)動(dòng)作（典型情況如 PWM 輸出）。

ADC 的采樣通道緊鄰在 PWM 輸出時(shí)的信號(hào)波形情況，在 PWM 發(fā)生電平翻轉(zhuǎn)的瞬間，在相鄰的采樣通道上會(huì)造成信號(hào)的波動(dòng)，如果此時(shí) ADC 完成了一次采樣，則可能會(huì)造成采樣結(jié)果出現(xiàn)較大的誤差。

有幾種實(shí)踐方法可以嘗試來減弱 IO 之間串?dāng)_對(duì) ADC 采樣的影響，首先，在引腳規(guī)劃上，就需要提前規(guī)劃將那些需要持續(xù)翻轉(zhuǎn)的數(shù)字 I/O 在物理位置上遠(yuǎn)離 ADC 采樣通道；如果由于資源限制，頻繁翻轉(zhuǎn)的數(shù)字 I/O 無法遠(yuǎn)離模擬采樣口，我們可以在后期 layout 上采取一些措施來弱影響，比如我們可以通過在數(shù)字 I/O 與模擬通道之間加上一定面積的 GND 來隔離。當(dāng)然，由于包地屏蔽無法覆蓋芯片內(nèi)部，bonding 線之間的串?dāng)_仍會(huì)繼續(xù)存在。此外，減慢數(shù)字信號(hào)的邊沿也會(huì)減弱串?dāng)_的影響，如對(duì)數(shù)字信號(hào)添加電容值適當(dāng)?shù)碾娙荩瑴p慢 MCU 數(shù)字 IO 口的驅(qū)動(dòng)速度，也能顯著減慢這個(gè)數(shù)字信號(hào)邊沿。軟件層面，我們同樣有一些嘗試，比如在數(shù)字 I/O 口不翻轉(zhuǎn)的時(shí)候進(jìn)行一次 ADC 轉(zhuǎn)換，當(dāng)然前提是應(yīng)用允許這么做。

⑦軟件提高 ADC 的采樣精度

如果MCU 中具有 ADC 的片上硬件過采樣功能，硬件過采樣單元執(zhí)行數(shù)據(jù)預(yù)處理以減輕 CPU 負(fù)擔(dān)。它能夠處理多個(gè)轉(zhuǎn)換，并將多個(gè)轉(zhuǎn)換的結(jié)果取平均，借此以提高 ADC 采樣結(jié)果的精度。它是以降低數(shù)據(jù)輸出率為代價(jià)，換取較高的數(shù)據(jù)分辨率。

對(duì)于不具備片上硬件過采樣單元的 MCU，軟件算法上亦可采用常用的一些濾波算法來降低輸入信號(hào)采樣值的波動(dòng)。例如最常見的平均算法，濾波過程中需要占用CPU的算力與一定的RAM空間。這種平均算法適用于輸入信號(hào)變化慢，偶有脈沖型干擾的情形。如果信號(hào)變化頻率已經(jīng)大于這個(gè)平均濾波算法的執(zhí)行頻率，則會(huì)丟失信號(hào)變化的細(xì)節(jié)，平均后的采樣結(jié)果不能重現(xiàn)信號(hào)的所有信息

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